40 數(shù)字邏輯（第三版）

圖 2-7（a）中，只有一個最小項 m0，所以單獨畫圈，也就是說該函數(shù)已經是最簡；

圖 2-7（b）中，最小項 m1 和 m3 幾何相鄰，可以畫圈合并，即 m m AB AB B 1 3 + =+= ；

圖 2-7（c）中，最小項 m0 和 m1 幾何相鄰，可以畫圈合并，即 m m AB AB A 0 1 + = += ；

圖 2-7（d）中，最小項 m1 和 m0 幾何相鄰，可以畫圈合并，同時最小項 m1和 m3幾何相鄰，

也可以畫圈合并，即 ( )( ) m m m m AB 10 13 + + + =+ ；

圖 2-7（e）中，所有 4 個最小項都相鄰，可以畫圈合并，即 mmmm 0123 + ++=1。

根據(jù)上述討論，可以發(fā)現(xiàn)任意 2（21

）個相鄰 1 方格合并可以消去一個變量。

（2）三變量卡諾圖的典型卡諾圈

三變量卡諾圖的典型卡諾圈除了以上二變量典型卡諾圈的情形外，還具有圖 2-8 所示的一些

典型卡諾圈。

AB

C 00 01 11 10

AB

C 00 01 11 10

AB

C 00 01 11 10

0 1 0 0 1 0 1 0 0 1 0 1 1 1 1

1 0 0 0 0 1 1 0 0 1 1 0 0 0 0

（a） （b） （c）

AB

C 00 01 11 10

AB

C 00 01 11 10

AB

C 00 01 11 10

0 1 1 1 1 0 1 1 1 1 0 1 1 1 1

1 0 1 0 0 1 0 1 1 0 1 1 1 1 0

（d） （e） （f）

AB

C 00 01 11 10

AB

C 00 01 11 10

AB

C 00 01 11 10

0 1 0 0 1 0

1 0 0 1 0 1 1 1 1

1 1 1 1 1 1 0 1 1 0 1 1 1 1 1

（g） （h） （i）

圖 2-8 三變量典型卡諾圈

圖 2-8（a）中，最小項 m0 和 m4 相對相鄰，可以畫圈合并，即

m m ABC ABC BC 0 4 += + =

圖 2-8（b）中，最小項 m0 和 m1 幾何相鄰又與 m4、m5 相對相鄰，可以畫圈合并，即

( )( ) m m m m AB AB B 01 45 ++ + =+=

圖 2-8（c）中，最小項 m0、m2、m6 和 m4 處于一行為幾何相鄰，可以畫圈合并，即

m m m m ABC ABC ABC ABC C 0264 + ++= + + + =

第 2 章 邏輯代數(shù)基礎 41

其他情形請讀者自行分析。

同樣的原因，任意 4（22

）相鄰的 1 方格合并可以消去兩個變量。

（3）四變量卡諾圖的典型卡諾圈

四變量卡諾圖的典型卡諾圈除了以上二變量和三變量典型卡諾圈的情形外，還具有圖 2-9 所示

的一些典型卡諾圈。

AB

CD 00 01 11 10

AB

CD 00 01 11 10

AB

CD 00 01 11 10

00 1 0 0 1 00 1 1 1 1 00 1 0 0 1

01 1 0 0 1 01 0 0 0 0 01 0 1 1 0

11 1 0 0 1 11 0 0 0 0 11 0 1 1 0

10 1 0 0 1 10 1 1 1 1 10 1 0 0 1

（a） （b） （c）

AB

CD 00 01 11 10

AB

CD 00 01 11 10

AB

CD 00 01 11 10

00 1 1 1 1 00 0 1 1 0 00 0 1 1 0

01 1 1 1 1 01 1 1 1 1 01 1 0 0 1

11 0 1 0 0 11 1 1 1 1 11 1 0 0 1

10 0 1 0 0 10 0 1 1 0 10 0 1 1 0

（d） （e） （f）

AB

CD 00 01 11 10

AB

CD 00 01 11 10

AB

CD 00 01 11 10

00 1 1 1 0 00 1 1 0 1 00 1 1 1 1

01 1 1 1 0 01 1 1 0 1 01 1 1 1 1

11 1 1 1 0 11 1 1 0 0 11 1 1 1 1

10 1 1 1 0 10 1 1 0 0 10 1 1 1 1

（g） （h） （i）

圖 2-9 四變量典型卡諾圈

圖 2-9（a）中，最小項 m0、m1、m3、m2 幾何相鄰又與 m8、m9、m11、m10 相對相鄰，可以畫圈

合并，即

( )( ) m m m m m m m m AB AB B 0 1 3 2 8 9 11 10 + ++ + ++ + = + =

圖 2-9（c）中，最小項 m0、m2 相對相鄰又與 m8、m10 相對相鄰，可以畫圈合并，即

42 數(shù)字邏輯（第三版）

( )( ) m m m m AB D ABD BD 0 2 8 10 +++ = + =

圖 2-9（h）中，最小項 m0、m1、m3、m2 以及 m4、m5、m7、m6幾何相鄰，可以畫圈合并，其

中最小項 m0、m1 又與 m8、m9 相對相鄰，又可以畫圈合并，即

( )( ) m m m m m m m m m m m m A BC 0132 457 6 0189 + + + + + + + + + + + =+

其他情形也請讀者自行分析。

同樣可以發(fā)現(xiàn)，任意 8（23

）個相鄰 1 方格合并可以消去 3 個變量。

根據(jù)以上討論，可歸納出 n 個變量卡諾圖上最小項的合并規(guī)律。

① 卡諾圈中的小方格的數(shù)量必須為 2m 個（m≤n）。

② 卡諾圈中的 2m 個小方格含有 m 個不同變量，（n?m）個相同變量。

③ 卡諾圈中 2m 個小方格，可用一個含（n?m）個變量的“與”項表示，該“與”項由這些

最小項中的相同變量構成。

④ 當 m=n 時，卡諾圈覆蓋了整個卡諾圖，可用 1 表示，即 n 個變量的全部最小項之和為 1。

2-5-3 卡諾圖化簡

在圖 2-7、圖 2-8 和圖 2-9 中，各個卡諾圈均有不同的特點，為了說明它們的特點并有規(guī)律

地化簡邏輯函數(shù)，先定義如下幾個基本概念。

蘊涵項：在函數(shù)的與或表達式中，每一個與項稱為該函數(shù)的蘊涵項。對應在卡諾圖中，它就

是一個卡諾圈?？ㄖZ圖越大，則它包含的 1 方格數(shù)越多，且對應此蘊涵項的變量數(shù)目越少。

質蘊涵：若函數(shù)中的蘊涵項不是該函數(shù)的其他蘊涵項的子集，則此蘊涵項稱為質蘊涵，又稱素

項或質項，在卡諾圖中稱為極大圈。如圖 2-9（e）中的兩個卡諾圈。

實質最小項：只被一個質蘊涵所覆蓋的最小項稱為實質最小項，又稱實質 1 單元。在卡諾圖中，

該最小項只被一個卡諾圈覆蓋。如圖 2-8（d）中的 011 方格，圖 2-9（h）中的 1000 和 1001 方格。

必要質蘊涵：包含實質最小項的質蘊涵，即為必要質蘊涵。在卡諾圖上稱為必要極大圈。

卡諾圖上的最小覆蓋：挑選數(shù)目最少的質蘊涵（極大圈），它們覆蓋了卡諾圖上全部的 1 方格

（最小項），這就是最小覆蓋。顯然，用最小覆蓋的結果生成的邏輯表達式就是最簡的表達式。

1．卡諾圖法化簡邏輯函數(shù)的基本步驟

在上述定義的基礎上，給出用卡諾圖化簡函數(shù)的基本步驟。

① 將邏輯函數(shù)表示在卡諾圖上。

② 畫出所有的極大圈，確定全部實質最小項并選出所有的必要極大圈。

③ 如果所選出的所有必要極大圈已覆蓋了卡諾圖上所有的 1 方格，那么所有必要極大圈的

集合就是卡諾圖上的最小覆蓋。

④ 如果還有 1 方格未被必要極大圈覆蓋，那么再選擇最少的極大圈覆蓋剩余的 1 方格，即

獲得最小覆蓋。

⑤ 寫出最小覆蓋所對應的邏輯表達式。

2．將邏輯函數(shù)化簡成最簡與或表達式

【例 2-21】化簡函數(shù) Y ABCD m 1( , , , ) (0,2,4,5,7,8,10,13,15) =∑ 。

解：① 將函數(shù) Y1(A,B,C,D)表示在圖 2-10（a）中。

② 畫出所有必要極大圈，如圖 2-10（b）所示。

第 2 章 邏輯代數(shù)基礎 43

③ 確定實質最小項，它們是 m2、m7、m8、m10、m13、m15。選擇出相應的必要極大圈，它們是

a、b、c 或者是 a、b、d，這 3 個必要極大圈已經覆蓋全部 1 方格。

④ 寫出最簡邏輯表達式：

Y A B C D a b c B D BD AC D 1(,, , ) =++= + +

或

Y A B C D a b d B D BD ABC 1(,, , ) =++ = + +

c d

AB

CD 00 01 11 10

AB

CD 00 01 11 10

00 1 1 0 1 00 1 1 0 1 a

01 0 1 1 0 01 0 1 1 0

11 0 1 1 0 11 0 1 1 0 b

10 1 0 0 1 10 1 0 0 1

（a）卡諾圖 （b）必要極大圈

圖 2-10 函數(shù) Y1(A,B,C,D)的卡諾圖和必要極大圈

【例 2-22】化簡函數(shù) Y ABCD m 2 ( , , , ) (2,3,6,7,8,10,12) = ∑ 。

解：① 將函數(shù) Y2(A,B,C,D)表示在圖 2-11（a）中。

② 畫出所有必要極大圈，如圖 2-11（b）所示。

③ 確定實質最小項，它們是 m3、m6、m7、m12。選擇出相應的必要極大圈，它們是 a、b、c

或者是 a、b、d，這 3 個必要極大圈已經覆蓋全部 1 方格。

④ 寫出最簡邏輯表達式

Y A B C D a b c AC AC D AB D 2 (,, , ) =++= + +

或

Y A B C D a b d AC AC D BCD 2 (,, , ) =++ = + +

a b

AB

CD 00 01 11 10

AB

CD 00 01 11 10

00 0 0 1 1 00 0 0 1 1 c

01 0 0 0 0 01 0 0 0 0

11 1 1 0 0 11 1 1 0 0

10 1 1 0 1 10 1 1 0 1 d

（a）卡諾圖 （b）必要極大圈

圖 2-11 函數(shù) Y2(A,B,C,D)的卡諾圖和必要極大圈

44 數(shù)字邏輯（第三版）

【例 2-23】化簡函數(shù) Y A B C D BCD BC ACD ABC 3 (,, , ) = ++ + 。

解：① 將函數(shù) Y3(A,B,C,D)表示在圖 2-12（a）中。

② 畫出必要極大圈 a、b、c，如圖 2-12（b）所示。

a b

AB

CD 00 01 11 10

AB

CD 00 01 11 10

00 0 1 1 0 00 0 1 1 0

01 1 1 1 0 01 1 1 1 0

11 1 0 0 1 11 1 0 0 1 c

10 0 0 0 1 10 0 0 0 1

（a）卡諾圖 （b）必要極大圈

圖 2-12 函數(shù) Y3(A,B,C,D)的卡諾圖和必要極大圈

③ 確定 a、b、c 這 3 個必要極大圈已經覆蓋全部 1 方格。

④ 寫出最簡邏輯表達式：

Y A B C D a b c A BD BC ABC 3 (,, , ) =++= + +

從上述例子可以看出，用卡諾圖法化簡邏輯函數(shù)時，通常會出現(xiàn)可選取多個合并方向的小方

格，從而必要極大圈有多種畫法，不是唯一的，因此同一邏輯函數(shù)的化簡結果可能具有多樣性。

卡諾圖法化簡的總原則是：在覆蓋所有 1 方格的前提下，卡諾圈的個數(shù)達到最少，每個卡諾

圈達到最大。

3．將邏輯函數(shù)化簡成最簡或與表達式

上面介紹了用卡諾圖求函數(shù)最簡與或表達式的方法和步驟。而在某些情況下，需要求函數(shù)的

最簡或與表達式。

有兩種方法求函數(shù)的最簡或與表達式。

① 如果已知函數(shù)是形如 Y ABCD m (,,, ) = ∑ i 這樣的最小項之和的形式，即已知函數(shù)是與或

表達式，可以根據(jù)反演規(guī)則先求其反函數(shù) Y 的最簡與或表達式，再對表達式求反，即得 Y 的最簡

或與表達式。

② 如果已知函數(shù)是形如 Y ABCD M (,,, ) =∏ i 這樣的最大項之積的形式，即已知函數(shù)是或與

表達式，則可先根據(jù)對偶規(guī)則求 Y'的與或表達式，再對所得表達式求對偶。

在卡諾圖上，反函數(shù) Y 的最小項是與 0 方格一一對應的，因此合并卡諾圖中所有的 0 方格便

可得到Y 的最簡與或表達式。

【例 2-24】求函數(shù) Y ABCD m 4 ( , , , ) (0 1 3 8 9 1112 1315) = ∑ ，，，，，，，， 的最簡或與表達式。

解：作出函數(shù) Y4(A,B,C,D)的卡諾圖，如圖 2-13 所示，合并卡諾圖上的 0 方格得到 Y4 的最簡

與或表達式

Y A B C D AB CD 4 (,,, ) = +

第 2 章 邏輯代數(shù)基礎 45

對函數(shù)式兩邊求反得

Y ABCD A B C D 4 ( , , , ) ( )( ) =+ +

【例 2-25】求函數(shù) Y ABCD M 5 ( , , , ) (4,5,6,7,12,13,15) =∏ 的最簡或與表達式。

解：首先求 Y 的對偶式

5 ( , , , ) (0,1,2,3,8,9,10,11,14) ' Y ABCD m = ∑

作出對偶函數(shù) Y5' 的卡諾圖，如圖 2-14 所示，合并卡諾圖上的 1 方格得到 Y5'的最簡與或表達式

' Y A B C D B ACD 5 (,, , ) = +

再對 Y5' 求對偶，即

Y ABCD BA C D 5 (,, , ) ( ) = ++

AB

CD 00 01 11 10

00 1 0 1 1

01 1 0 1 1

11 1 0 1 1

10 0 0 0 0

圖 2-13 函數(shù) Y4(A,B,C,D)的卡諾圖和必要極大圈 圖 2-14 函數(shù) Y5'(A,B,C,D)的卡諾圖和必要極大圈

2-5-4 無關項的卡諾圖表示

在某些特殊電路中，其輸出并不是與 2n 種輸入組合都有關，而是僅與其中的一部分輸入組合

有關，而與另一部分的輸入組合無關。利用這一特點可以化簡邏輯函數(shù)。

當函數(shù)輸出與某些輸入組合無關時，這些輸入組合就稱無關項，又稱任意項或約束項。這里

的“無關”有兩個含義：① 這些輸入組合在正常操作中不會出現(xiàn)；② 即使這些輸入組合可能出

現(xiàn)，但輸出實質上與它們無關。換句話說，就是當輸入出現(xiàn)這些組合時，其所對應的輸出值可以

為 0，也可以為 1。

與無關項相關的函數(shù)就稱為包含無關項的邏輯函數(shù)，或稱為具有約束條件的邏輯函數(shù)。若以

di 表示無關項，則約束條件或稱約束方程表示為 N = Σdi = 0。這說明包含無關項的邏輯函數(shù)，其

中的無關項出不出現(xiàn)在表達式中，對函數(shù)的邏輯功能并無影響。但是，適當?shù)乩脽o關項，可以

使邏輯函數(shù)的表達式得到進一步的簡化。

【例 2-26】一個 BCD 碼輸入素數(shù)檢測器，當輸入為素數(shù)時，輸出為 1。求輸出函數(shù) Y 的最簡

與或表達式。

解：設 BCD 碼的輸入為 B3B2B1B0，在正常操作時，最小項 m10～m15 永遠不會出現(xiàn)，輸出函數(shù)

表達式可以寫為

4 4 Ym d = + ∑ ∑ (2,3,5,7) (10,11,12,13,14,15)

上式說明，函數(shù) Y 對于最小項（2，3，5，7）必須為 1，對于最小項（10～15）可以為任意

值，對于其他最小項必須為 0。于是畫出圖 2-15（a）所示的卡諾圖，圖中 d 表示輸入組合的無關

AB

CD 00 01 11 10

00 1 0 0 1

01 1 0 0 1

11 1 0 0 1

10 1 0 1 1

46 數(shù)字邏輯（第三版）

項，圖中的卡諾圈是在不考慮無關項時繪得的。這樣得到輸出函數(shù)的表達式為

Y B BB BBB = + 3 21 320

B3B2

B1B0 00 01 11 10

B3B2

B1B0 00 01 11 10

00 0 0 d 0 00 0 0 d 0

01 0 1 d 0 01 0 1 d 0

11 1 1 d d 11 1 1 d d

10 1 0 d d 10 1 0 d d

（a）卡諾圖 （b）修改后的卡諾圖

圖 2-15 BCD 碼素數(shù)檢測器函數(shù)的卡諾圖

現(xiàn)在考慮無關項，對圖 2-15（a）的卡諾圈進行修正，得到圖 2-25（b），其中將無關項（10，11，

13，15）看成 1 方格，無關項（12，14）看成 0 方格，于是得到輸出函數(shù)的表達式為

Y BB BB = + 21 20

比較上述兩個函數(shù)表達式，顯然后者更簡化。

通過上述例子，這里給出用卡諾圖化簡含無關項的邏輯函數(shù)的一般規(guī)則：

① 畫覆蓋 1 方格的極大圈時要把 d 方格包含在內，畫出盡可能大的圈；

② 不畫僅覆蓋 d 方格的圈，因為它對應的與項對于邏輯函數(shù)來說是不必要的；

③ 不能圈畫任何 0 方格。

【例 2-27】化簡函數(shù) 4 4 Ym d = + ∑ ∑ (4,5,13,15) (2,3,7,9,14) 。

解：設函數(shù)的變量為 A、B、C、D，作出函數(shù) Y 的卡諾圖，并畫出必要極大圈，如圖 2-16

所示，化簡后的函數(shù)表達式為 Y ABC BD = + 。

AB

CD 00 01 11 10

00 0 1 0 0

01 0 1 1 d

11 d d 1 0

10 d 0 d 0

圖 2-16 函數(shù) 4 4 Ym d = + ∑ ∑ (4,5,13,15) (2,3,7,9,14) 的卡諾圖

小 結

本章主要介紹了邏輯代數(shù)的基本知識。

第 2 章 邏輯代數(shù)基礎 47

邏輯代數(shù)是研究數(shù)字系統(tǒng)邏輯設計的基礎理論。邏輯代數(shù)有一些重要的定律和規(guī)則需要熟練

掌握。邏輯變量只有 0 和 1 兩種取值。邏輯代數(shù)中只有 3 種基本運算，即“與”運算、“或”運

算、“非”運算，這 3 種基本運算構成的各種復雜邏輯關系，用邏輯函數(shù)來描述。

邏輯函數(shù)有邏輯表達式、真值表、卡諾圖及邏輯圖 4 種表示法，它們各有特點，各適用于不

同的場合，它們之間可以相互變換。邏輯函數(shù)表達式有“和之積”及“積之和”兩種基本形式，

相應的有標準“積之和”和標準“和之積”兩種標準形式。一個函數(shù)的基本形式不唯一，標準形

式具有唯一性?？梢酝ㄟ^代數(shù)轉換法和真值表轉換法兩種方法求一個邏輯函數(shù)表達式的標準形式。

邏輯函數(shù)的化簡介紹了 3 種方法：代數(shù)法、卡諾圖法和蘊涵法?？ㄖZ圖法直觀、方便易掌握，

代數(shù)法不受變量數(shù)目約束，蘊涵法規(guī)則性強，三者各有優(yōu)點。

習 題

1. 應用邏輯代數(shù)，判斷下式是否成立。

（1）假設 X 和 Y 為邏輯變量。當 X·Y = 0 且 X + Y = 1 時， X Y = 。

（2）假設 X 和 Y 為邏輯表達式。當 X·Y = 0 且 X + Y = 1 時， X Y = 。

2. 用真值表驗證下列等式。

（1） AB AB A B A B + =+ + ( )( )

（2） AB BC CA A B B C C A + + =+ + + ( )( )( )

3. 求下列函數(shù)的反函數(shù)和對偶函數(shù)。

（1） Y AB AB BC =++

（2） Y A B A C BD E =+?++ + ( )( )

（3） Y AB ABC B CD =+ + ( )

（4） Y A B CD A =+ + [ ( )]

4. 用邏輯代數(shù)的定律證明下列等式。

（1） AB AB AB A B +++ =1

（2） ABC ABC AB BC AC + = ++ ( )

（3） BC D D B C AD B B D ++ + + =+ ( )( )

（4） ( ) AB AC AB AC + =+

5. 將下列函數(shù)表示成標準與或表達式以及標準或與表達式，并據(jù)此寫出函數(shù)的真值表。

（1） Y A B C D AB ABCD BCD (,, , ) =+ +

（2） Y A B C D A C D B CD ( , , , ) ( )( ) =+ +

（3） Y A B C AB AC BC (,, ) =+ +

（4） Y ABC A C B C A B C ( , , ) ( )( )( ) = + + ++

6. 用代數(shù)法化簡下列函數(shù)。

（1） Y AB BCD AB =+ +

（2） Y AC ABC ACD CD =+ + +

48 數(shù)字邏輯（第三版）

（3） Y AC B BD ACD = ++ ( )

（4） Y AB AC BC BC BD BD ADE F G =+++++ + + ( )

7. 用卡諾圖法將下列函數(shù)化簡成最簡與或表達式和最簡或與表達式。

（1） Y A B C AB A B C (,, ) ( ) = ++

（2） Y A B C D ACD BCD ACD BCD (,, , ) = +++

（3） Y ABCD A B A B C A C D ( , , , ) ( )( )( ) = + ++ ++

（4） Y ABC m ( , , ) (1,3,5,6,7) = ∑

（5） Y ABC M ( , , ) (0,1,3,4,5) = ∏

（6） Y ABCD m ( , , , ) (1,4,5,6,7,9,14,15) = ∑

（7） Y ABCD m ( , , , ) (1,3,4,5,6,8,10,14) = ∑

（8） Y ABCD m ( , , , ) (0,1,2,5,6,7,10,11,13,15) = ∑

（9） Y ABCD M ( , , , ) (1,7,9,13,15) =∏

（10） Y ABCD M ( , , , ) (2,4,6,10,11,12,13,14,15) =∏

8. 如圖 2-17 所示的卡諾圖，當 a，b，c 各取何值時能得到最簡的與或表達式？

9. 卡諾圖如圖 2-18 所示。

（1）若 b a = ，當 a 取何值時能得到最簡的與或表達式？

（2）a 和 b 各取何值時能得到最簡的與或表達式？

AB

CD 00 01 11 10

00 1 1 1 0

01 a 0 b 0

11 0 0 c 0

10 1 1 1 0

圖 2-17 題 8 卡諾圖 圖 2-18 題 9 卡諾圖

AB

CD 00 01 11 10

00 1 0 b 1

01 1 0 1 1

11 0 0 0 0

10 1 1 1 a

數(shù)字系統(tǒng)中常用的各種數(shù)字部件，就其結構和工作原理而言可以分成兩大類：組合邏輯

電路和時序邏輯電路，分別簡稱為組合電路和時序電路。

如果一個邏輯電路在任何時刻產生的穩(wěn)定輸出狀態(tài)僅僅取決于該時刻各輸入狀態(tài)的組

合，而與過去的輸入狀態(tài)和輸出狀態(tài)無關，則稱該邏輯電路為組合邏輯電路。而時序邏輯電

路的輸出不僅取決于當時的輸入，而且與過去的輸入情況有關，也就是說，與過去的電路狀

態(tài)有關。時序邏輯電路將在下一章討論。

組合邏輯電路由輸入變量、邏輯門和輸出變量組成，邏輯門接收輸入信號并產生輸出信

號。該過程將給定的輸入數(shù)據(jù)以二進制的形式轉換成所需的輸出數(shù)據(jù)。組合邏輯電路的一般

結構如圖 3-1 所示。

圖 3-1 組合邏輯電路的一般結構

圖中，X1，X2，…，Xn 是電路的 n 個輸入信號，F(xiàn)1，F(xiàn)2，…，F(xiàn)m 是電路的 m 個輸出信號。輸

出信號是輸入信號的邏輯函數(shù)，表示為

F fXX X ii n = (, ,, ) 1 2 " i m =1,2,3, , "

組合邏輯電路具有如下特點：

① 輸入信號是單向傳輸?shù)?，電路中不存在任何反饋回路?/p>

② 電路由邏輯門電路組成，不包含任何記憶元件，沒有記憶能力。

本章首先介紹構成組合邏輯電路的單元電路——門電路，其次介紹組合邏輯電路的一般分析

和設計方法，并對組合邏輯電路中的競爭險象（又稱“競爭-冒險”）問題進行一般性討論，在此

基礎上討論部分常用組合邏輯標準構件。

3-1 門 電 路

實現(xiàn)基本邏輯運算和常用復合邏輯運算的邏輯器件統(tǒng)稱為邏輯門電路。邏輯門電路是邏輯設

計的最小單位，不論其內部結構如何，都是組成數(shù)字系統(tǒng)的基本單元電路。了解邏輯門電路的內

部結構和工作原理，對數(shù)字邏輯電路的分析和設計是十分必要的。

3-1-1 二極管、三極管門電路

半導體器件都有導通和截止的開關作用，數(shù)字電路中的半導體二極管和半導體三極管一般是

以開關方式運用的。在二極管和三極管開關電路的基礎上增加適當?shù)脑?，可以構成與門、或門

和非門。

第 章 3 組 合 邏 輯

輸入 X1，X2，…，Xn 輸出 組合邏輯電中路 F1，F(xiàn)2，…，F(xiàn)m

50 數(shù)字邏輯（第三版）

1．二極管與門

二極管組成的與門電路的電路結構如圖 3-2 所示，其邏輯符號如圖 3-3 所示。

圖 3-2 二極管組成的與門電路的電路結構 圖 3-3 與門邏輯符號

A、B 為輸入，輸入信號為+5 V或0 V，F(xiàn) 為輸出。其工作原理如下：

① 當輸入端 A、B 輸入都為 0 V 時，這時 VD1、VD2都處于正向導通狀態(tài)。二極管兩端保持

正向壓降，那么 F 輸出為+0.7 V。

② 當輸入端 A、B 輸入中有 0 V 和+5 V 時，此時與 0 V 輸入端對應的二極管處于正向導通狀

態(tài)，與+5 V 輸入端對應的二極管處于反向截止狀態(tài)，那么 F 輸出為+0.7 V。

③ 當輸入端 A、B 輸入都為+5 V 時。這時電路處于等電位，F(xiàn) 輸出為+5 V。

上述情形可歸納成表 3-1。在此基礎上，假設輸入+5 V 用 1 表示，0 V 用 0 表示；輸出為 2.4 V

以上用 1 表示，1 V 以下用 0 表示。上述分析結果歸納起來可得到該電路所實現(xiàn)功能的真值表，

如表 3-2 所示。

表 3-1 二極管與門的功能表（單位：V） 表 3-2 二極管與門的真值表

A B F A B F

0 0 0.7 0 0 0

0 5 0.7 0 1 0

5 0 0.7 1 0 0

5 5 5 1 1 1

從真值表可以看出，只要有一個輸入為 0，則輸出一定為 0；只有當所有輸入都為 1 時，輸出

才為 1。因此該電路所實現(xiàn)的邏輯功能是與邏輯，可作為與門。

2．二極管或門

二極管組成的或門電路的電路結構如圖 3-4 所示。A、B 為輸入，輸入信號為+5 V或0 V，F(xiàn)

為輸出。其工作原理如下：

① 當輸入端 A、B 輸入都為 0 V 時，這時電路處于等電位，F(xiàn) 輸出為 0.7 V。

② 當輸入端 A、B 輸入中有 0 V 和+5 V 時，此時與+5 V 輸入端對應的二極管處于正向導通

狀態(tài)，該二極管兩端保持正向壓降；與 0 V 輸入端對應的二極管處于反向截止狀態(tài)，那么 F 輸出

為+4.3 V。

③ 當輸入端 A、B 輸入都為+5 V 時，這時 VD1、VD2 都處于正向導通狀態(tài)。二極管兩端保持

正向壓降，那么 F 輸出為+4.3 V。

上述情形可歸納成表 3-3。在此基礎上，假設輸入+5 V 用 1 表示，0 V 用 0 表示；輸出為 2.4 V

+5V

R

F

VD1

VD2

A

B

&

與門

第 3 章 組合邏輯 51

以上用 1 表示，1 V 以下用 0 表示。上述分析結果歸納起來可得到該電路所實現(xiàn)功能的真值表，

如表 3-4 所示。

表 3-3 二極管或門的功能表（單位：V） 表 3-4 二極管或門的真值表

A B F A B F

0 0 0.7 0 0 0

0 5 4.3 0 1 1

5 0 4.3 1 0 1

5 5 4.3 1 1 1

從真值表可以看出，只要有一個輸入為 1，則輸出一定為 1；只有當所有輸入都為 0 時，輸出

才為 0。因此該電路所實現(xiàn)的邏輯功能是或邏輯，可作為或門，其邏輯符號如圖 3-5 所示。

圖 3-4 二極管組成的或門電路的電路結構 圖 3-5 或門邏輯符號

3．三極管非門

非門又稱反相器，三極管組成的非門電路的電路結構如圖 3-6 所示。A 為輸入，F(xiàn) 為輸出。

其工作原理如下：

① 當 A 輸入為+5 V 時，則三極管 VT 飽和導通，F(xiàn) 輸出在+0.4 V 以下。

② 當 A 輸入為 0 V 時，三極管 VT 截止，F(xiàn) 輸出電位將接近于+5 V。

假設輸入+5 V 時用 1 表示，0 V 用 0 表示；輸出為 2.4 V 以上用 1 表示，1 V 以下用 0 表示。則

電路輸入為 0 時，輸出為 1；電路輸入為 1 時，輸出為 0。因此該電路所實現(xiàn)的邏輯功能是非邏輯，

可作為非門。三極管非門的功能表和真值表分別如表 3-5 和表 3-6 所示，其邏輯符號如圖 3-7 所示。

表 3-5 三極管非門的功能表（單位：V） 表 3-6 三極管非門的真值表

A F A F

0 5 0 1

5 0.4 1 0

4．DTL 與非門

上面用開關元器件二極管、三極管實現(xiàn)了簡單邏輯門電路，另外可以采用上述 3 種簡單門電

路組成復合邏輯門電路。雖然采用二極管與、或門的組合，可擴大其邏輯功能，所實現(xiàn)的電路簡

單、經濟，但是在許多門互相連接時，由于二極管有正向壓降，通過一級門電路以后，輸出電平

對輸入電平約有 0.7 V 的偏移。這樣，經過一連串的門電路后，高低電平就會嚴重偏離原來的數(shù)

A

B

VD1

VD2

F

R

.1

+

或門

52 數(shù)字邏輯（第三版）

值，以致造成錯誤結果，而且二極管門負載能力較差。

圖 3-6 三極管組成的非門電路的電路結構 圖 3-7 非門邏輯符號

圖 3-8 是一種早期的簡單集成與非門電路結構原理圖，它是由二極管與門和三極管非門串聯(lián)

而成，稱為二極管-三極管邏輯門，輸入級為二極管，輸出級為三極管的邏輯電路，簡稱 DTL

（Diode-Transistor Logic）電路。

圖 3-8 DTL 與非門電路結構原理圖

二極管 VD4、VD5與電阻 R1組成分壓器對 P 點的電位進行變換。其工作原理如下：

① 當輸入端 A、B、C 都是高電平時（如+5 V），二極管 VD1～VD3 均截止，而 VD4、VD5 和

VT 導通，UP約為 3×0.7 V，即 2.1 V，VD4、VD5呈現(xiàn)的電阻很小，使流入三極管的基極電流 IB足

夠大，從而使三極管飽和導通，UF 約為 0.3 V，即輸出為低電平。

② 在 3 個輸入端 A、B、C 當中，只要有一個為低電平 0.3 V 時，UP將為(0.3+0.7) V=1 V。此

時，三極管 VT 截止，UF 約為+VCC，即輸出為高電平。

可見此邏輯門具有與非邏輯關系。與非門的真值表如表 3-7 所示，邏輯符號如圖 3-9 所示。

表 3-7 與非門的真值表

A B C F

0 0 0 1

0 0 1 1

0 1 0 1

0 1 1 1

1 0 0 1

1 0 1 1

1 1 0 1

1 1 1 0

+5V

Rc

F

Rb

A VT

1

非門

A

B

C

VD3

VD2

VD1

R1

P

VD4 VD5

R3

VT

F

R2

+VCC(+5V)

圖 3-9 與非門邏輯符號

&

第 3 章 組合邏輯 53

從電路結構上看，DTL 電路由二極管與門通過兩個二極管 VD4、VD5 連接三極管非門而成。

VD4、VD5的作用是改變使三極管進入導通時 P 點的電位（約 2.1 V），使輸入端的干擾不易通過它

們反映到三極管的基極，從而提高了抗干擾能力，VD4、VD5 的作用是電平轉移，所以 VD4、VD5

稱為電平轉移二極管。

3-1-2 TTL 門電路

TTL 門電路是晶體管-晶體管邏輯（Transistor-Transistor Logic）電路的簡稱。目前，TTL 電路

被廣泛地用于中小規(guī)模集成邏輯電路中，因為這種電路的功耗大、線路復雜，不宜制作大規(guī)模集

成邏輯電路。

1．典型 TTL 與非門

上面介紹的 DTL 與非門，存在的不足之處是

工作速度較慢。因而，在此基礎上產生了 TTL 電

路。TTL 與非門的典型電路結構如圖 3-10 所示。

圖中 VT1為多發(fā)射極管，它的 3 個發(fā)射結起

著圖 3-8 中輸入二極管 VD1～VD3 的作用，組成

了輸入級；VT1的集電結代替了圖 3-8 中的 VD4，

而另一只三極管 VT2 的發(fā)射結代替了 VD5，組成

了中間級，VT5 組成了輸出級，起著圖 3-8 中 VT

的作用，其中 VT3 和 VT4組成復合管，作為由輸出管 VT5 組成的反相器的有源負載。

2．TTL 與非門的主要外部特性參數(shù)

（1）輸出高電平 UOH和輸出低電平 UOL

輸入端在施加規(guī)定的電平下，使輸出端為高電平時的輸出電壓值稱為輸出高電平 UOH。如果

用正與非門測試，一個輸入端接低電平，其余輸入端接 4.5 V，被測輸出端抽出電流，其余輸出端

開路，測試輸出端的電壓值。UOH的典型值約為 3.4 V，產品規(guī)范值 UOH≥2.7 V。

輸入端在施加規(guī)定的電平下，使輸出端為低電平時的輸出電壓值稱為輸出低電平 UOL。如果

用正與非門測試，所有輸入端接高電平，被測輸出端注入電流，其余輸出端開路，測試輸出端的

電壓值。UOL 的典型值約為 0.25 V，產品規(guī)范值 UOL≤0.4 V。

（2）開門電平 UON和關門電平 UOFF

實際門電路中，高電平或低電平都不可能是標稱的邏輯電平，而是在一個范圍內。通常把最

小高電平稱為開門電平 UON，最大低電平稱為關門電平 UOFF。

開門電平 UON 和關門電平 UOFF在電路中是很重要的參數(shù)，它們反應了電路的抗干擾能力。實

際傳輸?shù)母唠娖诫妷褐蹬c開門電平之間的差值稱為高電平噪聲容量 UNH，關門電平與實際傳輸?shù)?/p>

低電平電壓值之間的差值稱為低電平噪聲容量 UNL。一般 TTL 門電路的高電平噪聲容量較低電平

噪聲容量大。

（3）扇入系數(shù) NI和扇出系數(shù) NO

門電路允許的輸入端數(shù)目，稱為該門電路的扇入系數(shù) NI。在使用時，若要求門電路的輸入端數(shù)

目超過該門電路的扇入系數(shù)，則可使用“與擴展器”或者“或擴展器”來增加輸入端數(shù)目，也可用

分級實現(xiàn)的方法來減少對門電路輸入端數(shù)目的要求。若使用所要求的輸入端數(shù)目比門電路的扇入系

A

B

C

VT1 VT2

VT3

R3 R5

R1 R2 R4

VT4

VT5

F

VCC(+5V)

圖 3-10 典型的 TTL 與非門電路

54 數(shù)字邏輯（第三版）

數(shù)小，則可將不用的輸入端接高電平（+5 V）或接低電平（地），這要根據(jù)門電路的邏輯功能而定。

一般門電路只有一個輸出端，但常與下一級的多個門電路的輸入端連接。一個門電路的輸出

端所能連接的下一級同類門電路輸入端的個數(shù)，稱為該門電路的扇出系數(shù) NO。NO反映了該門電路

的負載能力。一般門的扇出系數(shù)為 8，驅動門的扇出系數(shù)可達 25。

（4）平均傳輸延遲時間 tpd

當在門電路的輸入端加一變化信號時，需經過一定的時間間隔才能從輸出端得到一個相應信

號，這個時間間隔稱為該門電路的延遲時間。通常，以信號的上升或下降沿的 50%處計時，開門

時的延時稱為開門延時 tpd(ON)，關門時的延時稱為關門延時 tpd(OFF)。通常，二者不等，平均延遲時間

則定義為二者的平均值，即

tpd ( 1

2 = tpd(ON) + tpd(OFF) )

顯然，平均延遲時間越小，門電路的響應速度越快。

以上，以 TTL 門電路為例，對邏輯門電路的外部性能指標進行了介紹，至于每種實際門的具

體參數(shù)可查閱有關手冊和產品說明書。

3．TTL 三態(tài)門

三態(tài)輸出門簡稱三態(tài)門，有 3 種輸出狀態(tài)：輸出高電平、輸出低電平和輸出高阻態(tài)，前兩種

狀態(tài)為工作狀態(tài)，后一種狀態(tài)為禁止狀態(tài)。在禁止狀態(tài)下，其輸出高阻相當于開路，表示與其他

電路無關，不是一種邏輯值。

圖 3-11 所示給出了三態(tài)與非門的電路結構和邏輯符號。該電路是在一般與非門的基礎上，

附加了使能控制端和控制電路構成的。

TTL 三態(tài)與非門的工作原理如下：

① 當控制信號 EN=1 時，二極管 VD 反偏，此時電路功能與一般與非門并無區(qū)別。

② 當控制信號 EN=0 時，一方面因為 VT1 有一個輸入端為低電平，使得 VT2、VT5 截止。另

一方面由于二極管 VD 導通，迫使 VT3 的基極電位變低，致使 VT3、VT4 也截止，這樣輸出 F 便被

懸空，即處于高阻狀態(tài)。

因為該電路是在 EN=1 時為正常工作狀態(tài)，所以稱為使能端高電平有效的三態(tài)與非門。如

果是低電平有效，則在邏輯符號的控制端加一個小圓圈，并將控制信號寫成 EN ，如圖 3-12

所示。

（a）電路結構 （b）邏輯符號

圖 3-11 TTL 三態(tài)與非門的電路結構和邏輯符號 圖 3-12 幾種常見三態(tài)門邏輯符號

&

? F

A

B

F

VT5

VT4

R3 R5

VT3

VT2

VT1

VD

R1 R R2 4

EN

A

B

VCC(+5V)

A

B

EN

A

B

EN

F

A

B

EN

F

A

B

EN

F F

&

?

&

?

&

?

&

?

（a） （b）

（c） （d）

EN

第 3 章 組合邏輯 55

三態(tài)與非門主要應用于總線傳送，它既可以用于單向數(shù)據(jù)傳送，又可以用于雙向數(shù)據(jù)傳送。

圖 3-13 為用三態(tài)門構成的單向數(shù)據(jù)總線。當某個三態(tài)門的控制端 EN 為 0 時，該邏輯門處于

工作狀態(tài)，數(shù)據(jù)經反相器送至總線。為了保證數(shù)據(jù)傳送的正確性，任意時刻 n 個三態(tài)門的控制端

只能有一個為 0，其余為 1，即只允許一個數(shù)據(jù)端與總線接通，其余均斷開，以便實現(xiàn) n 個數(shù)據(jù)分

時傳送。

圖 3-14 為用兩種不同控制輸入的三態(tài)門構成的雙向數(shù)據(jù)總線。圖中 EN =0 時，G1 門工作，

G2 門處于高阻態(tài)，數(shù)據(jù) D1 被取反后送至總線； EN =1 時，則正好相反，從而實現(xiàn)了數(shù)據(jù)的分時

雙向傳送。

圖 3-13 用三態(tài)門構成的單向數(shù)據(jù)總線 圖 3-14 用三態(tài)門構成的雙向數(shù)據(jù)總線

多路數(shù)據(jù)通過三態(tài)門共享總線，實現(xiàn)數(shù)據(jù)分時傳送的方法，在計算機和其他數(shù)字系統(tǒng)中被廣

泛應用。

4．常用的 TTL 集成電路芯片

先簡單介紹有關集成門電路的最基本的型號編碼知識。

型號說明：

C T 74 LS 00 C J

① ② ③ ④ ⑤ ⑥ ⑦

① C：中國。

② T：TTL 集成電路。

③ 74/54：國際通用 74/54 系列；

④ L：低功耗系列；H：高速系列；S：肖特基系列；空白：標準系列；LS：低功耗肖特基系

列；AS：先進肖特基系列；ALS：先進低功耗肖特基系列；

⑤ 00：與非門（功能編碼）。

⑥ C：0～70 ℃（只出現(xiàn)在 74 系列）；M：?55～125 ℃（只出現(xiàn)在 54 系列）。

⑦ D：多層陶瓷雙列直插封裝；J：黑瓷低熔玻璃雙列直插封裝；P：塑料雙列直插封裝；F：

多層陶扁平封裝。

圖 3-15 所示為幾種常見的門電路引腳排列圖。圖中芯片均采用正邏輯，圖 3-15（a）為四 2

輸入與非門，即由四個二輸入的與非門構成；圖 3-15（b）為四 2 輸入或非門；圖 3-15（c）為六

反相器；圖 3-15（d）為四 2 輸入與門；圖 3-15（e）為三 3 輸入與非門；圖 3-15（f）為雙 4 輸

入與非門；圖 3-15（g）為四異或門；圖 3-15（h）為雙 2 線與或非門。圖中 NC 引腳表示無連接

（No Connection）。

BUS

G1

G2

Gn An

A2

A1

…

? 1

? 1

? 1

D1 1

?

? D2

EN 1

G1

G2

G3

1

ENn

EN 2

EN1

56 數(shù)字邏輯（第三版）

（a）74LS00 （b）74LS02

（c）74LS04 （d）74LS08

（e）74LS10 （f）74LS20

（g）74LS86 （h）74LS51

圖 3-15 幾種常見的門電路引腳排列圖

1 2 3 4 5 6 7

1A 1B 2A 2B 2C 2Y GND

&

&

&

14 13 12 11 10 9 8

VCC 1C 1Y 3C 3B 3A 3Y

&

&

14 13 12 11 10 9 8

VCC 2D 2G NC 2B 2A 2Y

1 2 3 4 5 6 7

1A 1B NC 1C 1D 1Y GND

14 13 12 11 10 9 8

VCC 4B 4A 4Y 3B 3A 3Y

=1 =1

=1 =1

& &

&

& &

.1

14 13 12 11 10 9 8

VCC 2D 2C NC 2B 2A 2Y

1 2 3 4 5 6 7

1A 1B 1Y 2A 2B 2Y GND

1 2 3 4 5 6 7

1A 2A 2B 2C 2D 2Y GND

VCC 4B 4A 4Y 3B 3A 3Y

14 13 12 11 10 9 8

& &

& &

.1

VCC 4Y 4B 4A 3Y 3B 3A

14 13 12 11 10 9 8

1 2 3 4 5 6 7 1 2 3 4 5 6 7

1A 1B 1Y 2A 2B 2Y GND 1Y 1A 1B 2Y 2A 2B GND

1 2 3 4 5 6 7

1A 1Y 2A 2Y 3A 3Y GND

1 2 3 4 5 6 7

1A 1B 1Y 2A 2B 2Y GND

1 1 1

1 1 1

& &

& &

14 13 12 11 10 9 8 14 13 12 11 10 9 8

VCC 6A 6Y 5A 5Y 4A 4Y VCC 4B 4A 4Y 3B 3A 3Y

.1 .1

.1

74LS00 74LS02

74LS04 74LS08

74LS10 74LS20

74LS86 74LS51

第 3 章 組合邏輯 57

3-1-3 CMOS 門電路

以 MOS（Metal-Oxide-Semiconductor）管作為開關元件的門電路稱為 MOS 門電路。由于 MOS

型集成門電路具有制造工藝簡單、集成度高、功耗小以及抗干擾能力強等優(yōu)點，因此在數(shù)字集成

電路產品中占據(jù)相當大的比例。與 TTL 門電路相比，MOS 門電路的速度較低。

MOS 門電路有 3 種類型：使用 P 溝道管的 PMOS 電路、使用 N 溝道管的 NMOS 電路和同時使

用 PMOS 和 NMOS 管的 CMOS 電路。其中 CMOS 性能更優(yōu)，因此 CMOS 門電路是應用較為普遍的

邏輯電路之一。

1．CMOS 非門

圖 3-16 所示是由一個 N 溝道增強型 MOS 管 VTN和一個 P 溝道增強型 MOS 管 VTP組成的 CMOS

非門。

兩管的柵極相連作為輸入端，兩管的漏極相連作為輸出端。VTN的源極接地，VTP的源極接電

源。為了保證電路正常工作，VDD需要大于 VTP管開啟電壓 UTP的絕對值和 VTN管開啟電壓 UTN的

和，即 VDD > UTN + |UTP|。當 Ui=0 V 時，VTN截止，VTP導通，Vo≈VDD為高電平；當 Ui=VDD時，VTN

導通，VTP截止，Uo≈0 V 為低電平。因此實現(xiàn)了非邏輯功能。

CMOS 非門除了有較好的動態(tài)特性外，由于 CMOS 非門電路工作時總有一個管子導通，所以

當帶有電容負載時，給電容充電和放電都比較快。CMOS 非門的平均傳輸延遲時間約為 10 ns。另

外，由于它處在開關狀態(tài)下總有一個管子處于截止狀態(tài)，因而電流極小，電路的靜態(tài)功耗很低，

一般為微瓦（μW）數(shù)量級。

2．CMOS 與非門

圖 3-17 所示為一個兩輸入端的 CMOS 與非門電路，它由兩個串聯(lián)的 NMOS 管和兩個并聯(lián)的

PMOS 管構成。每個輸入端連到一個 PMOS 管和一個 NMOS 管的柵極。

圖 3-16 CMOS 非門電路 圖 3-17 CMOS 與非門電路

當輸入 A、B 均為高電平時，VTN1和 VTN2導通，VTP1和 VTP2截止，輸出端為低電平；當輸入

A、B 中至少有一個為低電平時，對應的 VTN1和 VTN2中至少有一個截止，VTP1和 VTP2中至少有一

個導通，輸出 F 為高電平。因此，該電路實現(xiàn)了與非邏輯功能。

3．CMOS 或非門

圖 3-18 所示是一個兩個輸入端的 CMOS 或非門電路，它由兩個并聯(lián)的 NMOS 管和兩個串聯(lián)

的 PMOS 管構成。每個輸入端連接到一個 NMOS 管和一個 PMOS 管的柵極。

Ui

VDD

VTP

Uo

VTN

A

B

VDD

VTP2

VTP1

F

VTN2

VTN1

58 數(shù)字邏輯（第三版）

當輸入 A、B 均為低電平時，VTN1和 VTN2截止，VTP1和 VTP2導通，輸出 F 為高電平；只要輸入

端 A、B 中有一個為高電平，則對應的 VTN1和 VTN2中至少有一個導通，VTP1和 VTP2中便至少有一個

截止，使輸出 F 為低電平。因此，該電路實現(xiàn)了或非邏輯功能?；蚍情T的邏輯符號如圖 3-19 所示。

圖 3-18 CMOS 或非門電路 圖 3-19 或非門的邏輯符號

4．CMOS 三態(tài)門

圖 3-20 所示是一個低電平使能控制的三態(tài)非門，從電路結構上看，該電路是在 CMOS 非門

的基礎上增加了 NMOS 管 VTN2和 PMOS 管 TP2構成的。當使能控制端 EN =1 時，TN2和 TP2同時截

止，輸出 F 呈高阻狀態(tài)；當使能控制端 EN =0 時，TN2和 TP2 同時導通，非門正常工作，實現(xiàn) F= A

的功能。與 TTL 三態(tài)門一樣，CMOS 三態(tài)門也可用于總線傳輸。

5．CMOS 傳輸門

圖 3-21（a）所示是一個 CMOS 傳輸門的電路圖，它由一個 NMOS 管 VTN和一個 PMOS 管 TP

并聯(lián)構成，其邏輯符號如圖 3-21（b）所示。圖中，VTN和 VTP的結構和參數(shù)對稱，兩管的源極連

在一起作為傳輸門的輸入端，漏極連在一起作為輸出端。VTN的襯底接地，VTP的襯底接電源，兩

管的柵極分別與一對互補的控制信號 C 和 C 相接。

圖 3-20 CMOS 三態(tài)門 圖 3-21 CMOS 傳輸門及其邏輯符號

當控制端 C=1（VDD）， C =0（0 V）時，若輸入電壓 Ui 在 0 V～VDD范圍內變化，則兩管中至

少有一個導通，輸入和輸出之間呈低阻狀態(tài)，相當于開關接通，即輸入信號 Ui在 0 V～VDD范圍內

都能通過傳輸門。

+

.1

A

B VTN1

VTN2

F

VDD

VTP1

VTP2

A

VTN2

VTN1

F

VTP1

VTP2

VDD

EN

1

（a）電路 （b）邏輯符號

A

EN

1

V Y Ui TG Uo

C

C

（b）邏輯符號

Ui

VDD

Uo

C

VTP

VTN

C

（a）CMOS 傳輸門電路

第 3 章 組合邏輯 59

當控制端 C=0（0 V），C =1（VDD）時，輸入信號 Ui在 0 V～VDD范圍內變化，兩管總是處于截止狀態(tài)，

輸入和輸出之間呈高阻狀態(tài)（107

Ω），信號 Ui不能通過，相當于開關斷開。

由此可見，變換兩個控制端的互補信號，可以使傳輸門接通或斷開，從而決定輸出端的模擬

信號（0 V～VDD 之間的任意電平）是否能傳送到輸出端。所以，傳輸門實質上是一種傳輸模擬信

號的壓控開關。

由于 MOS 管的結構是對稱的，即源極和漏極可以互換使用，因此，傳輸門的輸入端和輸出端

可以互換使用，即 CMOS 傳輸門具有雙向性，故又稱可控雙向開關。

6．CMOS 邏輯門電路的系列及主要參數(shù)

（1）CMOS 邏輯門電路的系列

① 基本的 CMOS 4000 系列。

② 高速的 CMOS HC 系列。

③ 與 TTL 兼容的高速 CMOS HCT 系列。

（2）CMOS 邏輯門電路主要參數(shù)的特點

① 輸出高電平 UOH(min)=0.9 VDD；輸出低電平 UOL(max)=0.01 VDD。所以，CMOS 門電路的邏輯擺幅

（即高低電平之差）較大。

② 閾值電壓 Uth 約為 VDD/2。

③ CMOS 非門的關門電平 UOFF為 0.45 VDD，開門電平 UON為 0.55 VDD。因此，其高、低電平噪

聲容限均達 0.45 VDD。

④ CMOS 電路的功耗很小，一般小于 1 mW/門。

⑤ 因為 CMOS 電路有極高的輸入阻抗，故其扇出系數(shù) NO很大，可達到 50。

3-2 組合邏輯分析

對于給定的組合邏輯電路，找出其輸出與輸入之間的邏輯關系的過程稱為邏輯電路分析。所

謂組合邏輯分析就是根據(jù)給定的組合邏輯電路寫出描述其邏輯功能的邏輯函數(shù)，確定輸入與輸出

之間的邏輯操作關系。一旦得到了邏輯功能描述，則可以進行如下工作：

① 確定在不同輸入組合下電路的功能以及是否滿足原說明的功能要求。

② 變化邏輯表達式，以便用不同的電路結構實現(xiàn)同一邏輯功能或化簡邏輯表達式，從而得

到最簡邏輯表達式以簡化電路。

③ 把表達式轉化為標準形式以便能使用更方便的電路結構。如與或表達式可以直接應用于

可編程邏輯陣列（PLA）中。

④ 在分析更大的包含此電路的邏輯系統(tǒng)時，可直接利用此電路的邏輯描述。

對于給定的組合邏輯電路圖來說，可以有幾種方法得到電路的邏輯描述。最基本的邏輯描述

方法是真值表，另外也可采用邏輯表達式，此時常常要根據(jù)需要對邏輯表達式進行化簡或變換。

3-2-1 分析步驟

一般按照下列步驟進行組合邏輯電路的分析。

① 根據(jù)給定的邏輯電路，寫出邏輯函數(shù)表達式。為寫出組合邏輯電路的函數(shù)表達式，可根

60 數(shù)字邏輯（第三版）

據(jù)電路中信號傳輸?shù)姆较颍鸺墝懗霰磉_式?？蓮妮斎胂蜉敵龇较驅懀部蓮妮敵鱿蜉斎敕较驅?。

② 表達式變換及化簡。與實際電路對應的表達式通常不是理論上常用的形式，不便于理解

其表達的邏輯關系，需要對表達式進行變換，得到邏輯函數(shù)的標準表達式或最簡式。根據(jù)需要決

定是否需要化簡，化簡方法通常利用代數(shù)法或卡諾圖法。

③ 根據(jù)表達式列出真值表。真值表詳盡地給出了電路輸入、輸出取值關系，它直觀地描述

了電路的邏輯功能。

④ 邏輯功能評述。根據(jù)真值表和函數(shù)表達式，對電路的邏輯功能進行概括，給出相應的文

字描述。必要時，對原電路的設計方案進行評定，提出改進意見。

以上分析步驟是針對一般情況而言的，在實際應用中可以根據(jù)問題的復雜程度和具體要求進

行適當?shù)娜∩?。下面舉例說明組合邏輯電路的分析過程。

3-2-2 分析實例

【例 3-1】分析圖 3-22 所示的組合邏輯電路。

解：① 根據(jù)給定的邏輯電路圖，寫出邏輯函數(shù)表達式。

F AB AB = +

② 表達式變換或化簡。

F ABAB A B A B AB AB = =+ += + ( )( )

③ 根據(jù)輸出函數(shù)表達式列出真值表。該函數(shù)的真值表如表 3-8 所示。

圖 3-22 例 3-1 的邏輯電路圖

④ 邏輯功能評述。由真值表可知，該電路在輸入 A、B 同時取值都為 0 或都為 1 時，輸出 F

的值為 1，即兩個輸入相同時輸出為 1，該電路實現(xiàn)“同或”邏輯功能。

【例 3-2】分析圖 3-23（a）所示的組合邏輯電路。

（a）原電路 （b）簡化后電路

圖 3-23 例 3-2 的邏輯電路圖

解：① 根據(jù)給定的邏輯電路圖，寫出邏輯函數(shù)表達式。根據(jù)電路中各邏輯門的功能，從輸

入端開始逐級寫出函數(shù)表達式如下：

A

B

C

P1

P4

P2

P3

P5

F

A

B

C

F .1

=1

=1

1

.1

&

&

&

& .1

表 3-8 例 3-1 的真值表

A B F

0 0 1

0 1 0

1 0 0

1 1 1

A

B

F

1

1

&

&

.1

第 3 章 組合邏輯 61

P1 = A， P2 = + B C ， P3 = BC

P4 12 ==+ PP A B C ( ) ， P5 3 = = AP ABC

F = = +? P P A B C ABC 4 5 ( )

② 化簡輸出函數(shù)表達式。

F A B C ABC = +? ( )

A B C ABC ( )

AB AC AB AC

ABAC

= ++

=+++

=⊕+⊕

③ 根據(jù)化簡后的函數(shù)表達式列出真值表。該函數(shù)的真值表如表 3-9 所示。

④ 邏輯功能評述。由真值表可知，該電路在僅當 A、B、C 取

值都為 0 或都為 1 時輸出 F 的值為 0，其他情況均為 1。換言之，

當輸入取值一致時輸出為 0，否則為 1，可見該電路具有檢查輸入信

號是否一致的邏輯功能，一旦輸出為 1 則表明輸入不一致。因此通

常稱該電路為“不一致電路”。

由分析可知，該電路的設計方案并不是最簡的。根據(jù)化簡后的

輸出函數(shù)表達式可采用異或門和或門實現(xiàn)給定邏輯功能的邏輯電

路，如圖 3-23（b）所示。

【例 3-3】分析圖 3-24（a）所示的邏輯電路。

解：根據(jù)給出的邏輯電路圖可寫出輸出函數(shù)表達式

S AB A AB B = ?? ?

C AB =

用代數(shù)法對輸出函數(shù)表達式化簡，得

( )( )

S AB A AB B

AB A AB B

A BA A BB

AB AB

= ?? ?

= ?+ ?

=+ ++

= +

C AB AB = =

根據(jù)化簡后的表達式列出真值表如表 3-10 所示。

圖 3-24 例 3-3 的邏輯電路圖

表 3-10 例 3-3 的真值表

A B S C

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1

表 3-9 例 3-2 的真值表

A B C F

0 0 0 0

0 0 1 1

0 1 0 1

0 1 1 1

1 0 0 1

1 0 1 1

1 1 0 1

1 1 1 0

A

B S

C

A

B

S

C

Σ &

&

&

&

1

CO

（a）邏輯電路 （b）半加器符號

62 數(shù)字邏輯（第三版）

由真值表可以看出，若將 A、B 分別看作一位二進制數(shù)，則 S 是 AB 相加的“和”，C 是相加

產生的“進位”。該電路通常稱為半加器（Half Adder），它能實現(xiàn) 1 位二進制數(shù)加法運算。半加器

已有小規(guī)模集成電路，其邏輯符號如圖 3-24（b）所示。

以上例子說明了組合邏輯電路分析的一般方法。通過對電路的分析，不僅可以找出電路輸入/

輸出之間的關系，確定電路的邏輯功能，同時還能對某些不合理的設計進行改進和完善。

3-3 組合邏輯設計

邏輯設計又稱邏輯綜合，是指根據(jù)給定的實際問題，找出一個能解決該問題的最簡單的邏輯

電路來加以實現(xiàn)。邏輯設計是數(shù)字技術中的一個重要課題，任何一個可描述的事件或過程，都可

以進行嚴格的邏輯設計，然后用數(shù)字邏輯器件加以實現(xiàn)。

3-3-1 設計步驟

由于實踐應用中提出的各種設計要求一般是以文字的形式描述的，所以邏輯設計的首要任務

是將設計問題轉化為邏輯問題，即將文字描述的設計要求抽象為一種邏輯關系。就組合邏輯電路

而言，就是抽象出描述問題的邏輯表達式。

組合邏輯電路的設計是分析的逆過程，一般可按如下步驟進行：

① 分析設計要求，把用文字描述的設計要求抽象成輸出變量與輸入變量的邏輯關系。

② 根據(jù)分析出的邏輯關系，通過真值表或其他方式列出邏輯函數(shù)表達式。

③ 根據(jù)所選擇的門的類型，變換并化簡邏輯表達式。

④ 畫出邏輯電路圖或電路原理圖。

⑤ 按照工程實際要求，對所設計的電路進行綜合評價。

上述步驟中，關鍵是第①步，這對采用小規(guī)模集成電路或中、大規(guī)模電路都是必需的。第②、

③步主要針對以小規(guī)模集成電路為基本元件進行設計所需的步驟，它是各種簡化邏輯函數(shù)的方法

的應用，至于以中規(guī)模集成電路為基礎的設計，將在 3-5 節(jié)中介紹。第④、⑤步將以如何減少集

成電路塊的數(shù)量為目標，充分利用集成電路中的門，并減少電路中信號通過門的級數(shù)，以減少信

號延時，還將討論組合電路中的競爭和險象。

設計好的邏輯電路還與設計者的實際經驗有著密切的關系。只有通過大量的實踐才能掌握設

計的方法和技巧。

3-3-2 問題的描述

在設計組合邏輯電路時，其設計要求往往以文字描述的形式給出。要設計出電路，必須把文

字描述的設計要求，抽象為邏輯表達式。這是完成組合邏輯設計的第一步，也是最重要的一步，

但這一步并無具體的規(guī)則可循。

由于實際問題千變萬化，如何從文字描述的設計要求抽象為一個邏輯表達式，尚無系統(tǒng)的方

法。目前采用的方法仍是以設計者的經驗為基礎的試湊方法。通常的思路是先由文字描述的設計

要求建立所設計電路的輸入、輸出真值表，然后由真值表建立邏輯表達式。對于變量較多的情況，

第 3 章 組合邏輯 63

則可設法建立簡化真值表，甚至由設計要求直接建立邏輯表達式。

對邏輯問題的描述通?？梢詮南旅?3 種方法入手：

① 根據(jù)問題的描述，列出輸入與輸出的真值表，然后給出邏輯表達式。

② 如果變量較多，則可以列出簡化真值表，然后給出邏輯表達式。

③ 根據(jù)設計要求直接寫出邏輯函數(shù)的表達式。

在實際設計中，究竟采用哪種方法，主要取決于設計者對設計要求的理解、分析和經驗。下

面通過具體例子，說明各種思路的描述方法。

1．邏輯問題的真值表描述

【例 3-4】某汽車駕駛員培訓班進行結業(yè)考試。有 3 名評判員，其中 A 為主評判員，B 和 C

為副評判員。在評判時，按照少數(shù)服從多數(shù)原則，但若主評判員認為合格，亦可通過。試寫出駕

駛員通過考試的邏輯表達式。

解：根據(jù)設計要求，設定 3 個輸入變量 A、B、C。

A 表示主裁判 A 意見，A=1，主裁判 A 認為合格；A=0，主裁判 A 認為不合格。

B 表示副裁判 B 意見，B=1，副裁判 B 認為合格；B=0，副裁判 B 認為不合格。

C 表示副裁判 C 意見，C=1，副裁判 C 認為合格；C=0，副裁判 C 認為不合格。

設定輸出變量為 F。F=1 表示駕駛員結業(yè)考試通過；F=0 表示駕駛員結業(yè)考試不通過。

根據(jù)給出的邏輯條件，可寫出表 3-11（a）所示真值表。

故 F 的邏輯表達式為

F =++++ ABC ABC ABC ABC ABC

另外，根據(jù)分析也可直接給出問題的簡化真值表，如表 3-11（b）所示，則

F A BC = +

表 3-11 例 3-4 的真值表

（a）真值表 （b）簡化真值表

A B C F A B C F

0 0 0 0 d 1 1 1

0 0 1 0 1 d d 1

0 1 0 0

0 1 1 1

1 0 0 1

1 0 1 1

1 1 0 1

1 1 1 1

【例 3-5】試給出 1 位二進制全加器的邏輯表達式。

解：設全加器的輸入、輸出端分別為 Ai 表示被加數(shù)，Bi 表示

加數(shù)，Ci－1 表示低位向本位的進位，Si 表示本位和輸出，Ci 表示

本位向高位的進位。其框圖如圖 3-25 所示，根據(jù) 1 位二進制數(shù) 圖 3-25 1 位全加器邏輯符號

Ai Σ

Bi

Ci?1

Si

CI CO Ci

64 數(shù)字邏輯（第三版）

的運算規(guī)則可得出真值表，如表 3-12 所示。

根據(jù)真值表作卡諾圖，如圖 3-26 所示。

表 3-12 1 位全加器真值表

Ai Bi Ci?1 Si Ci

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

故 Si、Ci 的邏輯表達式為

11 11

1

i i ii ii i ii i iii

iii

S A BC ABC AB C ABC

ABC

? ? ??

?

=++ +

=⊕⊕

C AB AC BC i ii ii ii =+ + ? ? 1 1

【例 3-6】已知 X 和 Y 是兩個兩位二進制正整數(shù)，寫出判別 X > Y 的邏輯表達式。

解：在設計“X 是否大于 Y”的判別電路時，首先要列出表征 X > Y 的邏輯表達式。不難理解，

該電路有 4 個輸入變量：A、B、C 和 D，分別表示 X 和 Y 的高低位，1 個輸出變量：F，它表明 X

> Y 還是 X ≤Y。由題意可知：X > Y 時，F(xiàn) = 1，即 AB > CD 時，F(xiàn) = 1；AB≤CD 時，F(xiàn) = 0。

比較多位數(shù)大小的方法，是從高位開始比較，高位大則大，高位相同則比較相鄰的低位。根

據(jù)這一比較方法，只需列出使 F = 1 的變量取值組合，如表 3-13 所示。與完整的真值表相對而言，

把只包含 F = 1 的真值表稱為簡化真值表。表中“d ”表示可取值為 0 或 1。

表 3-13 X > Y 的簡化真值表

X Y

A B C D

F

1 d 0 d 1

0 1 0 0 1

1 1 1 0 1

故 F 的邏輯表達式為

F =+ + AC ABC D ABCD

本例中，是通過簡化真值表列出邏輯表達式的，而簡化真值表是通過對設計要求的分析建立

的。簡化真值表常用在具有控制端的電路功能的描述方面。

2．邏輯問題的直接表達式描述

【例 3-7】已知某客機的安全起飛裝置在同時滿足下列條件時，發(fā)出允許滑跑信號。

AiBi

Ci－ 1 00 01 11 10

0 0 1 0 1

1 1 0 1 0

（a）Si

AiBi

Ci－ 1 00 01 11 10

0 0 0 1 0

1 0 1 1 1

（b）Ci

圖 3-26 例 3-5 的卡諾圖

第 3 章 組合邏輯 65

① 發(fā)動機啟動開關接通。

② 飛行員入座，且座位保險帶扣上。

③ 乘客入座且座位保險帶扣上，或座位上無乘客。

試定出允許滑跑信號的邏輯表達式。

解：由題意可知，該裝置的輸入變量為

發(fā)動機啟動信號：S；

飛行員入座信號：A；

飛行員座位保險帶扣上信號：B；

乘客座位狀態(tài)信號：Mi（i=1，2，3，…，n）；

乘客座位保險帶扣上信號：Ni（i=1，2，3，…，n）；

該裝置的輸出變量為：F。

設當允許客機滑跑的條件滿足時，F(xiàn) = 1；否則，F(xiàn) = 0。

由題意可知，只有當 3 個條件：① 發(fā)動機啟動 S = 1；② 飛行員入座 A = 1 且飛行員座位保

險帶扣上 B = 1；③ 乘客條件同時滿足時，F(xiàn) = 1。乘客條件可理解為：有乘客 Mi = 1 且保險帶扣

上 Ni = 1 或無乘客 Mi = 0。

據(jù)此可列出下列邏輯表達式：

( )

11 1 2 2 2

1 12 2

1

( )( ) ( )

( )( ) ( )

nn n

n n

n

i i

i

F S AB MN M M N M M N M

SAB N M N M N M

SAB N M

=

= ? ? ? + ? + ??? +

= + + ??? +

= + ∏

本例中，所要設計電路的邏輯表達式是通過對設計要求的分析直接列出的，既不通過真值表，

也不通過簡化真值表。

3-3-3 設計實例

通過下面的設計過程，了解如何應用前面所介紹的方法設計常用的組合邏輯電路。

【例 3-8】試設計 1 位二進制全加器。

解：設全加器的輸入、輸出端分別為 Ai 表示被加數(shù)，Bi 表示加數(shù)，Ci－1 表示低位向本位的進

位，Si 表示本位和輸出，Ci 表示本位向高位的進位。根據(jù)例 3-5 可知

SABC ii i i =⊕⊕ ?1

C AB AC BC AB A B C i ii ii ii ii i i i = + + = ?⊕? ?? ? 11 1 ( )

其對應的邏輯電路圖如圖 3-27 所示。

【例 3-9】設計一個房間報警電路。如果意外事件發(fā)生輸入 PANIC 為 1；或如果使能輸入

ENABLE 為 1，出口標志輸入 EXITING 為 0，并且房間沒有加密，則報警輸出 ALARM 為 1。如果

窗（WINDOW）、門（DOOR）及車庫（GARAGE）輸入都是 1，則房間加密（SECURE）。

解：根據(jù)題意可直接寫出邏輯表達式

ALARM PANIC ENABLE EXITING SECURE

SECURE WINDOW DOOR GARAGE

ALARM PANIC ENABLE EXITING WINDOW DOOR GARAGE

=+ ? ?

= ??

= + ? ? ??

66 數(shù)字邏輯（第三版）

邏輯表達式對應的邏輯電路圖如圖 3-28 所示。

圖 3-27 1 位二進制全加器邏輯電路圖 圖 3-28 房間報警電路邏輯電路圖

從上述例子可以看出，從命題描述得到邏輯表達式，再按邏輯表達式畫出邏輯圖，則邏輯圖

中可能包含與、或、非門。這種混合各種類型門的電路往往對集成電路（IC）器件的利用不充分，

而且通常輸出端帶非的門其速度比輸出端不帶非的門要快。為了提高電路的速度，提高器件的利

用率從而減少 IC 器件的數(shù)量，提高電路的可靠性，還需要對從邏輯表達式直接畫出的電路圖進行

變換，盡可能使用同一類型的輸出端帶非的門來實現(xiàn)。

【例 3-10】人類有 4 種基本血型：A 型、B 型、AB 型和 O 型。O 型血可以輸給任意血型的人，

而他自己只能接受 O 型；AB 型可以接受任意血型，但只能輸給 AB 型；A 型能輸給 A 型或 AB 型，

可接受 A 型或 O 型；B 型能輸給 B 型或 AB 型，可以接受 B 型或 O 型。

設計一個邏輯電路，其輸入是一對要求“輸送-接受”的血型，當符合上述規(guī)則時，電路給

出對應的指示。

解：① 確定輸入、輸出變量個數(shù)。在設計一個組合邏輯電路時，選定的變量多少，會影響

結果的簡易程度，一般而言，變量少，電路較簡單。當然，由于電路應用于實際，在確定變量時，

編碼應易于理解。

本例中，輸入是一對“輸送-接受”的血型，由于“輸送-接受”的血型數(shù)為 4，則各需 2 個

變量，可用變量 AB 表示輸送血型，CD 表示接受血型。輸出表示是否可以進行輸血，則可用 1 個

輸出變量 F。

可假設（編碼）：AB、CD 取值為 00 表示 O 型；01 表示 A 型；10 表示 B 型；11 表示 AB 型。

F 取值為 1 表示可以輸血，符合以上的輸血規(guī)則。

② 確定輸入與輸出的關系。根據(jù)編碼及上面的輸血規(guī)則，可填寫出真值表或直接用卡諾圖

表示。

表達邏輯關系，主要是要找出邏輯表達式，實際問題轉換成真值表及卡諾圖都比較容易，為

了得到表達式，用真值表表示后，還是要轉換成卡諾圖表示，因此，在實際設計中，常直接填寫

卡諾圖，并且在多數(shù)情況下，直接用卡諾圖表示更方便。

本邏輯函數(shù)的真值表如表 3-14 所示，卡諾圖如圖 3-29（a）所示。

GARAGE

DOOR

WINDOW

EXITING

ENABLE

PANIC ALARM

1

& 1

&

.1

Ci?1

Ci

Si

Ai Bi

&

& &

=1

=1

第 3 章 組合邏輯 67

CD

AB 00 01 11 10

00 1 1 1 1

01 0 1 1 0

11 0 0 1 0

10 0 0 1 1

（a）

CD

AB 00 01 11 10

00 1 1 1 1

01 1 0 0 1

11 1 0 0 0

10 1 1 0 0

（b）

圖 3-29 例 3-10 的卡諾圖

表 3-14 例 3-10 的真值表

A B C D F

0 0 0 0 1

0 0 0 1 1

0 0 1 0 1

0 0 1 1 1

0 1 0 0 0

0 1 0 1 1

0 1 1 0 0

0 1 1 1 1

1 0 0 0 0

1 0 0 1 0

1 0 1 0 1

1 0 1 1 1

1 1 0 0 0

1 1 0 1 0

1 1 1 0 0

1 1 1 1 1

由于卡諾圖中“0”塊較少，且集中相鄰，圈“0”塊所得到的表達式要簡單一些，則可用反

函數(shù)或者用或與式表達。

F = + AC BD 或 F ACB D =+ + ( )( )

在本設計中，沒有規(guī)定使用何種門電路，因此，表達式的形式選定比較靈活，如果設計中有

要求，則必須根據(jù)要求選擇表達式的形式。如果指定用與非門，則必須對卡諾圖圈“1”，得與或

式；如果指定用或非門，則必須對卡諾圖圈“0”，得或與式。

③ 變換表達式。如果以上式去實現(xiàn)實際電路，要用到 3 種門電路：與、或、非，起碼需要 3

種集成芯片，不太經濟，實際應用中，應把表達式轉換為只含一種運算（門電路）的表達式形式，

常用與非-與非式或者或非-或非式表示。

本例表達式可轉換成

F =+++ =+++++ AC BD AAC BBD

該邏輯電路可用 5 個 2 輸入或非門完成。可選用前面介紹的集成電路 74LS02 芯片兩片。

④ 畫邏輯電路圖并考慮工程問題（略）。

⑤ 討論：

z 74LS02 內部有 4 個或非門，選用兩片，有 3 個門沒有使用。從表達式看， A 和 B 各用一

個或非門，使門數(shù)正好超過 4。是否可以在設計時，進行一定的調整，使門數(shù)降到 4 或 4

以下呢？

z 如果做成實際電路，通常需要用顯示器件表示處理結果，如選用發(fā)光二極管。TTL 電路在

輸出高電平時的負載能力較弱，如果直接接發(fā)光二極管，不能正常發(fā)光。

68 數(shù)字邏輯（第三版）

為了解決上面問題，對設計的編碼進行以下修改。

可假設血型編碼為：

AB 取值為 00 表示 O 型、01 表示 A 型、10 表示 B 型、11 表示 AB 型；

CD 取值為 00 表示 AB 型、01 表示 B 型、10 表示 A 型、11 表示 O 型；

F 取值為 1 表示可以輸血，符合以上的輸血規(guī)則。

即輸送約定沒有變，接受約定變了。

卡諾圖如圖 3-29（b）所示。

則 F BD AC = +

F =+=?= ? ? BD AC BD AC BD AC BD AC ( )( )

即用 4 個 2 輸入與非門（一片 74LS00）即可。

再加上外圍輔助電路，就可完成本設計，設計結果如圖 3-30 所示。

在圖 3-30 中，單刀雙擲開關 A、B、C 和 D 產生 4 個輸入量的輸入信號，綠色 LED（發(fā)光二

極管）及紅色 LED 顯示結果。綠色 LED 發(fā)光，表示可以輸血，紅色 LED 發(fā)光，表示不能輸血；

紅綠色 LED 都發(fā)光，電路工作不正常，紅綠色 LED 都不亮，電路沒有工作。電路的操作及原理

請讀者自己分析。

圖 3-30 例 3-10 的設計結果

從本例可以看出，對實際問題的分析，直接影響電路的設計，分析（表示）越成功，則電路

越簡單，即使按照同一思想設計，外圍電路的安排不同，電路的使用效果也是不同的，因此，在

設計一個電路時，對實際問題的分析是首要問題，并對設計反復推敲。

讀者可自己動手，修改編碼，用不同的邏輯解決該實際問題（該邏輯可以只用 3 個 2 輸入的

同類運算實現(xiàn)）。

3-3-4 不完全項設計

從原理上講，按上面介紹的方法，能夠設計任何組合電路了。然而，對于某些特殊設計問題，

按上述方法進行設計，所得的結果卻不是最簡的。例如，當設計問題要求無反變量輸入、電路有

多個輸出、要求所設計的電路級數(shù)滿足一定速度指標等，按上面的方法去設計，結果往往不是最

簡的。由于邏輯器件的發(fā)展，特別是可編程陣列邏輯器件的出現(xiàn)，這些要求似乎變得不是很重要，

因此，通常不介紹有關無反變量、多輸出和考慮電路級數(shù)的設計，有興趣的讀者請參閱有關參考

書，在此，僅介紹輸入變量彼此有一定約束關系的設計——不完全項（任意項）的電路設計。

現(xiàn)在舉例說明如何找出任意項，如何利用任意項進行電路設計。

A B C D

綠 紅

4.7 kΩ VCC(+5V)

220Ω 220Ω

F

&

&

&

&

血型輸血例題

第 3 章 組合邏輯 69

AB

CD 00 01 11 10

00 1 1 d 1

01 0 0 d 0

11 0 0 d d

10 1 1 d d

（a）不考慮無關項

AB

CD 00 01 11 10

00 1 1 d 1

01 0 0 d 0

11 0 0 d d

10 1 1 d d

（b）利用無關項

圖 3-31 例 3-11 的卡諾圖

【例 3-11】設計一個組合邏輯電路，用于判斷 1 位二進制數(shù)（BCD 碼）是否為偶數(shù)。

解：由題意可知，該電路輸入為 1 位二進制數(shù)的 BCD 碼，設用 A、B、C 和 D 表示，輸出為

對其值進行判斷的結果，用 F 表示。當 ABCD 為 0、2、4、6、8 時，輸出 F 為 1，否則為 0。因

為根據(jù) BCD 碼的編碼規(guī)則，ABCD 的取值組合不允許為 1010～1111，所以該問題為包含無關項的

邏輯問題，與上述 6 種組合對應的最小項為無關項，即在這些取值組合下輸出 F 的值可以隨意指

定為 1 或 0，記為 d。據(jù)此，可建立描述該問題的真值表，如表 3-15 所示。

根據(jù)真值表可寫出 F 的邏輯表達式為

F ABCD m d ( , , , ) (0,2,4,6,8) (10,11,12,13,14,15) = + ∑ ∑

用卡諾圖化簡函數(shù) F 時，若不考慮無關項，如圖 3-31（a）所示合并 1 方格，則可得 F 的最

簡表達式為

F A B C D AD BCD (,,, ) = +

如果利用無關項進行化簡，如圖 3-31（b）所示，根據(jù)需要將無關項 d(10, 12, 14)當成 1 處理，

而把 d(11, 13, 15)當成 0 處理，則可得最簡表達式為

F(,, , ) ABCD D=

表 3-15 例 3-11 的真值表

A B C D F

0 0 0 0 1

0 0 0 1 0

0 0 1 0 1

0 0 1 1 0

0 1 0 0 1

0 1 0 1 0

0 1 1 0 1

0 1 1 1 0

1 0 0 0 1

1 0 0 1 0

1 0 1 0 d

1 0 1 1 d

1 1 0 0 d

1 1 0 1 d

1 1 1 0 d

1 1 1 1 d

顯然后者要比前者更簡單，最后得到的邏輯電路圖十分簡單。（略）

【例 3-12】試設計一個操作碼形成器。當按下“×”“+”“?”各個操作鍵時，要求分別產生

乘法、加法和減法的操作碼 01、10、11。

解：① 確定輸入、輸出變量個數(shù)。由題意可知，所要設計電路的輸入變量為 3 個：A、B、C；

輸出變量為 2 個：F、G。假設對應按鍵被按下時，相應輸入變量的取值為“1”；否則，取值為“0”。

70 數(shù)字邏輯（第三版）

A 為“1”時，F(xiàn)G 為“01”；B 為“1”時，F(xiàn)G 為“10”；C 為“1”時，F(xiàn)G 為“11”。

② 確定輸入與輸出的關系。對于鍵盤操作有要求，不應同

時按下 2 個或 2 個以上的按鍵。本例所按鍵為操作鍵，在操作

上是有限制的，即受到約束，輸入變量 A、B 和 C 的取值不能

同時為“1”。但 A、B 和 C 可以都不為“1”，表示沒有操作鍵

被按下，可用 FG 所剩下的取值形式“00”表示?？商顚懣ㄖZ

圖，如圖 3-32 所示。

圖 3-32 同時表示了 2 個函數(shù) F 和 G，一個卡諾圖中表示多個邏輯函數(shù)，這樣的卡諾圖稱為

復合卡諾圖。復合卡諾圖在多輸出電路設計中經常用到，它能更清晰地表達邏輯函數(shù)，填寫方便。

但在使用時應當注意，由于復合卡諾圖中填寫了多個函數(shù)的取值，在化簡邏輯函數(shù)時，往往不進

行實際的畫圈，要獲得最簡式，要求使用者有一定的經驗。

通過卡諾圖，可得到邏輯函數(shù)的最簡式為

F BC = + G AC = +

如果不考慮任意項，邏輯函數(shù)的最簡式只能為

F = + ABC ABC G ABC ABC = +

③ 變換表達式。（略）

④ 畫邏輯圖并考慮工程問題。（略）

最后，順便指出，有約束的邏輯函數(shù)，可以很方便地從函數(shù)的卡諾圖中表示，得到函數(shù)的表

達式。如本例邏輯函數(shù)可表示為

(1,2) (3,5,6,7)

(1,4) (3,5,6,7)

Fm d

Gm d

= +

= +

∑ ∑

∑ ∑ 或

0

F BC

G AC

AB AC BC

= +

= +

+ + =

約束方程可以通過對 d 方格進行畫圈得到。如果理解是圈“1”（得與或式），由于被約束，則

不能為“1”即為“0”，約束方程表示為 AB +AC +BC =0；如果理解是圈“0”（得或與式），由于

被約束，則不能為“0”即為“1”，約束方程表示為 ( )( )( ) 1 A BACB C + + += 。在此提出注意：

不能用對偶定理進行轉換，從約束方程的一種形式轉換得到約束方程的另一種形式的表達式。

3-4 組合邏輯電路的險象

前面討論組合邏輯電路時，是把各邏輯門電路看成理想的邏輯門來處理的，只研究了輸入和

輸出穩(wěn)定狀態(tài)之間的關系，即認為輸入變化與相應的輸出變化是同時發(fā)生的，而沒有考慮實際電

路在信號傳送過程中的延時問題。實際上，信號經過任何電路都會產生時間延遲，這就使得當電

路所有輸入達到穩(wěn)定狀態(tài)時，輸出并不是立即達到穩(wěn)定狀態(tài)。

本節(jié)討論組合電路由于傳輸延時而產生的問題及相應的處理方法。

3-4-1 險象的產生

在實際電路中，信號經過同一電路中的不同路徑所產生的延遲一般是各不相同的。各路徑上

延遲時間的長短與信號經過的門的級數(shù)有關，與具體邏輯門的延遲大小有關。因此，同一輸入信

BC

A 00 01 11 10

0 00 11 dd 10

1 01 dd dd dd

圖 3-32 例 3-12 的卡諾圖

第 3 章 組合邏輯 71

號經過不同路徑到達輸出端的時間也就有先有后，這種現(xiàn)象稱為競爭現(xiàn)象。在邏輯電路中，競爭

現(xiàn)象是隨時隨地都可能出現(xiàn)的，可以更廣義地把競爭現(xiàn)象理解為多個信號到達某一點有時差所引

起的現(xiàn)象。

電路中競爭現(xiàn)象的存在，使得輸入信號的變化可能引起輸出信號出現(xiàn)非預期的錯誤輸出，這

一現(xiàn)象稱為險象。并不是所有的競爭都會產生險象。

下面進一步分析組合邏輯電路產生競爭險象的原因。

試考慮邏輯函數(shù) F AB AC = + ，按照這個表達式，可以畫出其邏輯圖（電路），如圖 3-33（a）

所示。

假設輸入變量 B = C =1，將 B、C 的值代入函數(shù)表達式，得 F = A A + ，理論上無論 A 為何值，

該函數(shù)表達式 F 的值應恒為“1”，即當 B = C =1 時，不論 A 是 0 還是 1，是否發(fā)生變化，輸出 F

的值都應保持 1 不變?，F(xiàn)在要討論的是當考慮電路存在延遲時，該電路的實際輸入、輸出關系。

主要關心當 B = C =1 時，A 的變化會使電路引起怎樣的輸出響應。為分析方便，假定每個門的延

遲時間一致為 tpd，則可用圖 3-33（b）所示的時序圖來說明。

（a）邏輯電路 （b）時序圖

圖 3-33 具有險象的邏輯電路及時序圖

輸入信號 A，一方面經過一個 tpd 由 G2 輸出信號 a；另一方面經過一個 tpd 由 G1 反相輸出信號 b

后，再經過一個 tpd 由 G3 輸入信號 c。信號 a、c 是由同一個 A 信號經不同路徑傳輸而得到的兩個

信號在輸出門 G4競爭，當 A 信號出現(xiàn)下跳時（時序圖上“*”處），信號 a、c 出現(xiàn)了一個 tpd 的時

間內同時為低電平，根據(jù)門 G4的或邏輯特性，輸出 F 經一個 tpd 必然會出現(xiàn)一個負跳變的尖脈沖。

也就是說，在“*”處競爭的結果產生了險象。

和與或表達式對應的邏輯電路可能會出現(xiàn)險象，同樣和或與表達式對應的邏輯電路也會出現(xiàn)

險象。如： F A BAC =+ + ( )( ) ，當 B = C = 0 時，則應有 F AA = = 0 的理論結果。如果考慮實際

電路的延遲，當 A 信號出現(xiàn)上跳時，會出現(xiàn)一個正跳變的尖脈沖。

可按錯誤輸出脈沖信號的極性分為“0”型險象與“1”型險象。若錯誤輸出信號為負脈沖，

則稱為“0”型險象；反之，若錯誤輸出信號為正脈沖，則稱為“1”型險象。

3-4-2 險象的判斷

判斷一個電路是否可能產生險象的方法有代數(shù)法和卡諾圖法。

由前面對競爭和險象的分析可知，當某個變量 A 同時以原、反變量的形式出現(xiàn)在函數(shù)表達式

中，且在一定條件下該函數(shù)表達式可變成 A + A 的形式時，則與該函數(shù)表達式對應的電路在 A 發(fā)

生變化時，可能由于競爭而產生險象。同理，如果函數(shù)表達式可以變成 AA的形式時，則相應的

電路在 A 發(fā)生變化時也可能由于競爭而產生險象。

A

B

C

G2

G1

G3

G4

F

b

c

a

1

&

&

.1

c

a

b

A

F

* *

72 數(shù)字邏輯（第三版）

代數(shù)法是從函數(shù)表達式的結構來判斷是否具有產生險象的條件。具體方法是：首先檢查函數(shù)

表達式中是否存在具備競爭能力的變量，即是否有某個變量同時以原、反變量的形式出現(xiàn)在函數(shù)

表達式中。若有，則在不做任何化簡的條件下，判斷是否存在其他變量的特殊取值組合，使函數(shù)

表達式變成只剩 A + A 或者 AA 的形式，若存在這樣的特殊取值組合，則說明對應的邏輯電路可

能產生險象，這樣的特殊取值組合即是出現(xiàn)險象的條件。下面舉例說明。

【例 3-13】已知描述某組合電路的邏輯函數(shù)表達式為 F = ++ AC AB AC ，試判斷該邏輯電路

是否可能產生險象。

解：表達式中變量 A、C，以原、反形式出現(xiàn)，具有競爭能力。

變量 A：要使表達式中 A 單獨出現(xiàn)，則 C 應為 1；要使 A 單獨出現(xiàn)，則 B 應為 1 或 C 為 0。

可見，當 B = C =1 時， F AA = + ，則 A 變化時可能使電路產生險象。

變量 C：要使表達式中 C 單獨出現(xiàn)，則 A 應為 1；要使 C 單獨出現(xiàn)，則 A 應為 1 即 A 為 0。

可見，不可能出現(xiàn) FCC = + 的形式，則電路不會因為變量 C 而產生險象。

判斷險象的另一種方法是卡諾圖法。采用卡諾圖來判斷險象比代數(shù)法更直觀、方便。具體方

法是：首先畫出函數(shù)卡諾圖，并畫出和函數(shù)表達式中各項

對應的圈。然后觀察卡諾圖，若發(fā)現(xiàn)某兩個圈存在“相切”

關系，即兩圈之間存在不被同一圈包含的相鄰塊，則該電

路可能產生險象。

還是以例 3-13 為例，畫出函數(shù)的卡諾圖，如圖 3-34

所示。

注意：在畫卡諾圖時，卡諾圖中的圈應完全與電路的結構相對應，否則可能影響分析結果。

觀察卡諾圖可發(fā)現(xiàn)，包含 m2、m3 塊的圈和包含 m5、m7 塊的圈“相切”，m3、m7 塊不被同一圈

所包含，這說明相應電路可能產生險象。如果把 m5、m7 塊圈起來，所對應的變量取值為 BC = 11，

這一結論和代數(shù)法所得到的結論是一致的。

3-4-3 險象的解決

險象是一種偽信號，在某些電路中可能會引起電路操作的錯誤。為了使電路可靠地工作，設

計者應當設法消除或避免電路中可能出現(xiàn)的險象。

針對險象出現(xiàn)的原因和特點，常用以下方法。

1．用增加冗余項的方法消除險象

增加冗余項的方法是通過在函數(shù)表達式中增加對應的項，使原函數(shù)不可能在某種條件下變成

A + A 或者 AA的形式，從而消除可能產生的險象。

對于例 3-13 所示函數(shù)： F AC AB AC = ++ ，當 BC = 11 時，輸入 A 的變化使電路輸出可能

產生險象，解決的辦法是如何保證當 BC = 11 時，輸出保持為“1”。顯然，若函數(shù)表達式中包含

“與”項 BC，則可達到這一目的。這是化簡公式配項法在實際中的一種典型應用。

可見，增加的冗余項就是原出現(xiàn)險象的條件所對應的項。

冗余項的選擇也可以通過卡諾圖法來實現(xiàn)。具體方法是，若卡諾圖上某兩個圈“相切”，則用

一個圈將它們圈起來，這個圈所對應的項就是要增加的冗余項。

2．增加慣性延時環(huán)節(jié)

這一方法是根據(jù)險象的特點提出的，選用時，應注意電路本身的特點。

AB

C 00 01 11 10

0 1 1 0 0

1 0 1 1 1

圖 3-34 例 3-13 的卡諾圖

第 3 章 組合邏輯 73

險象又稱毛刺，是因為偽信號的時間大約只有一個 tpd的時間，很窄；如果邏輯電路在較慢速

度下工作，可以在組合電路輸出端連接一個慣性延時環(huán)節(jié)。通常采用 RC 電路作慣性延時環(huán)節(jié)，

如圖 3-35 所示。

RC 電路實際上是一個低通濾波器。險象在通過 RC 電路后能基本被濾掉，保留的僅僅是一些

幅度極小的毛刺，由于數(shù)字電路有較高的抗干擾能力，它們不再對電路的可靠性產生影響。

采用這種方法時必須適當選擇慣性環(huán)節(jié)的時間常數(shù)（τ = RC），一般要求τ 大于尖脈沖的寬度，

以便能將尖脈沖“削平”；但也不能太大，否則，將使正常輸出信號的變形太大。

3．選通法

由于組合電路中的險象總是發(fā)生在輸入信號發(fā)生變化的過程中，且險象總是以尖脈沖的形式

輸出。因此，只要對輸出波形從時間上加以選擇和控制，利用選通脈沖選擇輸出波形的穩(wěn)定部分，

而有意避開可能出現(xiàn)的尖脈沖，便可獲得正確的輸出。

選通法的電路原理圖如圖 3-36 所示。選通法主要是對輸出門加以控制。對于不同性質的輸出

門，選通信號的選擇是不同的：與性質的門選通信號用正脈沖；或性質的門選通信號用負脈沖。在

選通脈沖到來之前，該選通信號封鎖輸出門，使險象脈沖無法輸出；當選通脈沖到來時，開啟輸出

門，使電路送出穩(wěn)定的輸出信號。通常把這種在時間上讓信號有選擇地通過的方法稱為選通法。

圖 3-35 增加慣性延時環(huán)節(jié) 圖 3-36 選通法的電路原理圖

3-5 常用的中規(guī)模組合邏輯構件的使用

根據(jù)集成度的大小，集成電路分成 SSI（小規(guī)模集成電路）、MSI（中規(guī)模集成電路）、LSI（大

規(guī)模集成電路）和 VLSI（超大規(guī)模集成電路）4 種。一般地，在小規(guī)模集成電路中僅是基本器件

（如邏輯門和觸發(fā)器）的集成，在中規(guī)模集成電路中是邏輯部件（如譯碼器）的集成，而在大規(guī)模

集成電路和超大規(guī)模集成電路中則是一個數(shù)字子系統(tǒng)或整個數(shù)字系統(tǒng)（如微處理器和存儲器）的

集成。因此，采用中、大規(guī)模集成電路組成數(shù)字系統(tǒng)具有體積小、功耗低、可靠性高等優(yōu)點，且

易于設計、調試和維護。

各種中規(guī)模通用集成電路本身就是一種完美的邏輯設計作品，使用時只需適當?shù)剡M行連接，

就能實現(xiàn)預定的邏輯功能。另外，由于它們所具有的通用性、靈活性及多功能性，使之除完成基

本功能之外，還能以它們?yōu)榛静考M成電路，有效地實現(xiàn)各種邏輯功能。因此，必須熟悉其功

能、特點和使用方法，這樣才能恰當?shù)?、靈活地、充分地利用它們完成各種邏輯電路的設計。

本節(jié)主要討論最常用的幾種中規(guī)模通用集成電路及其應用。使用中規(guī)模集成電路進行設計

時，重點在于掌握整個邏輯部件的邏輯功能，即邏輯部件的外部特性，作為使用者來說，對于中

規(guī)模集成電路內部邏輯實現(xiàn)的細節(jié)，只要作一般的了解即可。

組合電路

R

F

A

B

C

C

F

采樣脈沖

&

&

&

1

74 數(shù)字邏輯（第三版）

3-5-1 譯碼器

譯碼器是計算機以及其他數(shù)字系統(tǒng)中廣泛使用的多輸入多輸出組合邏輯部件。譯碼器的功能是

對具有特定含義的輸入代碼進行“翻譯”，將其轉換成相應的輸出信號。輸入代碼的位數(shù)小于輸出

代碼，并且輸入代碼字與輸出代碼字是一對一的映射，即不同的輸入編碼字產生不同的輸出編碼字。

譯碼器的種類很多，常見的有二進制譯碼器、二-十進制數(shù)字顯示譯碼器。

1．二進制譯碼器

二進制譯碼器又稱 n?2n 譯碼器，它的功能是將 n 個輸入變量變換成 2n 個輸出函數(shù)，且每個

輸出函數(shù)對應于 n 個輸入變量的一個最小項。因此，二進制譯碼器一般具有 n 個輸入端、2n 個輸

出端和一個（或多個）使能輸入端。在使能輸入端為有效電平時，對應每一組輸入代碼，僅一個

輸出端為有效電平，其余輸出端為無效電平（與有效電平相反）。有效電平可以是高電平（稱為

高電平譯碼），也可以是低電平（稱為低電平譯碼）。常見的 MSI 二進制譯碼器有 2-4 線（2 輸入

4 輸出）譯碼器、3-8 線譯碼器和 4-16 線譯碼等。

（1）二進制譯碼器原理

圖 3-37 給出了一個 2-4 線譯碼器的框圖、邏輯圖和真值表，其中輸入代碼字 BA 表示 0～3

的一個數(shù)，輸出代碼字為 Y3Y2Y1Y0，EN 為輸入使能端。顯然，當 EN=0 時，Yi=0；當 EN=1 時，Yi=mi

（mi 為輸入 BA 組成的最小項），因此統(tǒng)一起來就有 Yi=EN·mi。

（a）框圖 （b）邏輯圖

EN B A Y3 Y2 Y1 Y0

0 d d 0 0 0 0

1 0 0 0 0 0 1

1 0 1 0 0 1 0

1 1 0 0 1 0 0

1 1 1 1 0 0 0

（c）真值表

圖 3-37 2-4 線譯碼器

（2）雙 2-4 線譯碼器 74LS139

雙 2-4 線譯碼器是在一片器件內封裝了兩個完全獨立且結構相同的二進制 2-4 線譯碼器，采用

低電平譯碼，其邏輯圖、功能表、引腳圖以及邏輯符號如圖 3-38 所示。將功能表中的 H 和 L 分別

換成 1 和 0，即得到 2-4 線譯碼器的真值表。圖中，A、B 為輸入端，Y 0 、Y1、Y 2 、Y 3 為輸出端，

G 為使能端，其作用是禁止或選通譯碼器。其功能可描述為，當使能端有效（ G =0）時Y m i i = 。

A

B

EN

2-4

譯碼器 Y0

Y1

Y2

Y3

A

B

EN

Y0

Y1

Y2

Y3

&

&

&

&

1

1

第 3 章 組合邏輯 75

（a）邏輯圖 （b）功能表

（c）引腳圖 （d）邏輯符號

圖 3-38 雙 2-4 線譯碼器 74LS139

（3）3-8 線譯碼器 74LS138

74LS138 是一種常用的二進制 MSI 器件，它的邏輯圖、功能表、引腳圖和邏輯符號如圖 3-39

所示。圖中 C、B 和 A 為輸入端，Y 0 、Y1、Y 2 、Y 3 、Y 4 、Y 5 、Y 6 和 Y 7 為輸出端，G1、G2A

和 G2B 為使能端，它的作用是禁止或選通譯碼器。由功能表可知，無論 C、B 和 A 取何值，輸出

Y 0 ，…，Y 7 中有且僅有一個為 0（低電平有效），其余都為 1。因此，當使能輸入均有效（G1=1，

G2A =0， G2B =0）時，有 Y m i i = 。

2．BCD 碼譯碼器

數(shù)字顯示譯碼器是不同于上述譯碼器的另一種譯碼器。在數(shù)字系統(tǒng)中，通常需要將數(shù)字量直

觀地顯示出來，一方面供人們直接讀取處理結果，另一方面用以監(jiān)視數(shù)字系統(tǒng)工作情況。因此，

數(shù)字顯示電路是許多數(shù)字設備不可缺少的部分。

74LS47 是一種常用的 BCD 碼數(shù)字顯示譯碼器，它的輸入編碼是 4 位 BCD 碼，輸出為 7 位編

碼字。與二進制譯碼器不同的是，它的輸出編碼字中不是僅有 1 位為 1（或 0），而是按照輸入的

BCD 碼編碼字使對應的某些輸出端為 1（或 0），以驅動 LED（發(fā)光二極管）或 LCD（液晶顯示器）

顯示 1 位十進制數(shù)。

1/2 74LS139

G Y0

Y1

Y2

Y3

A

B

1 G 1A 1B 1Y0 1Y1 1Y2 1Y3 GND

1 2 3 4 5 6 7 8

A B Y0 Y1 Y2 Y3

G A BY0 Y1 Y2

Y3

G

VCC 2 G 2A 2B 2Y0 2Y1 2Y2 2Y3

16 15 14 13 12 11 10 9

輸入

使能端

H

G

L

L

L

L

輸入端 輸出

B A

× ×

L L

L H

H L

H H

Y0 Y1 Y2 Y3

H H H H

L H H H

H L H H

H H L H

H H H L

1 G

1

1A

1B

2 G

2A

2B

4

5

6

7

12

11

10

9

1

1

1

1

1

1

1

1

1

1

&

&

&

&

&

&

&

&

1Y 0

2

3

15

14

13

1Y1

1Y 2

1Y 3

2Y 0

2Y1

2Y 2

2Y 3

76 數(shù)字邏輯（第三版）

（a）邏輯圖 （b）功能表

（c）引腳圖 （d）邏輯符號

圖 3-39 74LS138 譯碼器

由 7 段組成的 1 位十進制數(shù)的顯示器件結構如圖 3-40 所示。當適當?shù)仳寗?a、b、c、d、e、

f、g 中的某些段發(fā)光時，則可獲得 0～9 中的十進制數(shù)。大多數(shù)現(xiàn)代的 7 段顯示器件都可以由 7

段譯碼器 74LS47 直接驅動，它的邏輯圖、功能表和引腳圖如圖 3-41 所示。

g

a

b

c

d

e

f

圖 3-40 7 段顯示器件結構

c

f b

e

d

g

a

輸入

使能端 輸入端

G1 G2

X H

L X

H L

H L

H L

H L

H L

H L

H L

C B A

×××

×××

L L L

L L H

L H L

L H H

H L L

H L H

H H L

H H H

輸出

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

H H H H H H H H

H H H H H H H H

L H H H H H H H

H L H H H H H H

H H L H H H H H

H H H L H H H H

H H H H L H H H

H H H H H L H H

H H H H H H L H

H H H H H H H L

16 15 14 13 12 11 10 9

VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6

1 2 3 4 5 6 7 8

A B C G A2 G B2 G1 Y7 GND

Y0 Y1 Y2 Y3 Y4 Y5

A Y6

B C G2A G2B G1 Y7

數(shù)據(jù)輸出

74LS138

G1

G2A

G2B

A

B

C

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

A

B

C

1

2

3

6

4

5

G1

G2A

G2B

&

1

1

1

1

1

1

&

&

&

&

&

&

&

&

15

14

13

12

11

10

9

7

Y7

Y6

Y5

Y4

Y3

Y2

Y1

Y0

選擇輸入 使能輸入

&

&

&

&

&

&

&

&

1

1

7 段數(shù)碼管顯示

74LS138 芯片：

芯片實物圖

138 芯片：實驗 1-

實驗箱介紹

138 芯片：實驗 2-

實驗前準備

138 芯片：實驗 3-

實驗原理與過程

138 芯片：實驗 4-

實驗結果與分析

138 芯片：

引腳介紹

第 3 章 組合邏輯 77

根據(jù)所使用的發(fā)光二極管數(shù)碼管的不同，數(shù)字顯示譯碼器的內部結構也不相同，根據(jù)所需顯

示的字形的不同，數(shù)字顯示譯碼器的內部結構也不同。但有一點相同，數(shù)碼發(fā)光二極管需提供的

電流較大，因此數(shù)字顯示譯碼器器件應具有驅動能力，它們也被稱為譯碼驅動器。

由功能表可以看出，為了增強器件的功能，在 74LS47 中還設置了一些輔助端。這些輔助端

的功能如下：

① 試燈輸入端 LT ：低電平有效。當 LT =0 時，數(shù)碼管的 7 段應全亮，與輸入的譯碼信號無

關。該輸入端用于測試數(shù)碼管的好壞。

② 動態(tài)滅零輸入端 RBI ：低電平有效。當 LT =1、 RBI =0 且譯碼輸入全為 0 時，該位輸出

不顯示，即 0 字被熄滅；當譯碼輸入不全為 0 時，該位正常顯示。該輸入端用于消隱無效的 0。

如數(shù)據(jù) 0034.50 可顯示為 34.5。

（a）邏輯圖

圖 3-41 七段譯碼器 74LS47

（7）

（1）

（2）

（6）

（4）

（3）

（5）

（14）

（15）

（9）

（10）

（11）

（12）

（13）

1 .1

輸入

A

輸入

B

輸入

C

輸入

D

BI RBO /

LT

RBI

&

&

&

&

&

&

&

&

&

&

&

1

&

&

&

&

&

&

.1

.1

.1

.1

.1

.1

&

&

&

滅燈輸入/動

態(tài)滅零輸出

試燈

輸入

動態(tài)滅

零輸入

1

1

1

1

1

1

&

&

&

&

輸出

a

輸出

b

輸出

c

輸出

d

輸出

e

輸出

f

輸出

g

1

1

1

1

&

78 數(shù)字邏輯（第三版）

（b）功能表

（c）引腳圖

圖 3-41 7 段譯碼器 74LS47（續(xù)）

③ 滅燈輸入/動態(tài)滅零輸出端 BI RBO / ：這是一個特殊的端，有時用作輸入，有時用作輸出。

當 BI RBO / 作為輸入使用，且 BI RBO / =0 時，數(shù)碼管 7 段全滅，與譯碼輸入無關；當 BI RBO / 作

為輸出使用時，受控于 LT 和 RBI ：當 LT =1 且 RBI =0 時，BI RBO / =0；其他情況下 BI RBO / =1。

該端主要用于顯示多位數(shù)字時，將多個譯碼器之間進行連接。

3．二進制譯碼器的級聯(lián)

在要求輸入變量數(shù) n 較大的電路中，可用多個二進制譯碼器級聯(lián)以達到設計的要求。

【例 3-14】用兩個 3-8 線譯碼器組成 4-16 線譯碼器。

解：用兩片 74LS138（U1、U2）級聯(lián)起來，如圖 3-42 所示。把輸入的最高位 N3分別接到 U1

的 G2A 和 U2 的 G1，N2、N1、N0同時接到 U1和 U2 的 C、B、A，整個級聯(lián)電路的使能輸入為 EN ，

分別接到 U1的 G2B 和 U2 的 G2A 。

設 EN =0 時，如果 N3 =0，則 U2 的輸出無效（均為 1），而 U1 按 N2N1N0 譯碼

Fm i i i = = 0~7

VCC

輸出

f g a b c d e

16 15 14 13 12 11 10 9

f g a b c d e

B C

LT BI RBO / RBI

D A

1 2 3 4 5 6 7 8

輸入 輸入

B C 試燈

輸入

動態(tài)

滅零

輸出

動態(tài) GND

滅零

輸入

D A

No.

0

1

2

3

4

5

6

7

12

13

14

15

8

9

10

11

BI

RBI

LT

輸入

LT RBI D C B A BI RBO / 輸出

abc d e f g

H

H

H

H

H

H

H

H

H

H

H

H

H

H

H

H

×

H

L

H

×

×

×

×

×

×

×

×

×

×

×

×

×

×

×

×

L

×

L L L L

L L L H

L L H L

L L H H

L H L L

L H L H

L H H L

L H H H

H L L L

H L L H

H L H L

H L H H

H H L L

H H L H

H H H L

H H H H

× × × ×

L L L L

× × × ×

H

H

H

H

H

H

H

HH

H

H

H

H

H

H

H

L

L

×

ON

OFF

ON

ON

OFF

ON

OFF

ON

ON

ON

OFF

OFF

OFF

ON

OFF

OFF

OFF

OFF

ON

ON

ON

ON

ON

ON

OFF

OFF

ON

ON

ON

OFF

OFF

ON

OFF

OFF

OFF

OFF

OFF

ON

ON

ON

OFF

ON

ON

ON

ON

ON

ON

ON

OFF

ON

OFF

OFF

OFF

OFF

OFF

OFF

ON

ON

OFF

ON

ON

OFF

ON

ON

OFF

ON

OFF

ON

ON

OFF

ON

ON

OFF

OFF

OFF

ON

ON

OFF

ON

OFF

OFF

OFF

ON

OFF

ON

OFF

ON

OFF

OFF

OFF

ON

OFF

OFF

OFF

ON

ON

OFF

OFF

OFF

ON

ON

ON

OFF

ON

ON

OFF

OFF

ON

ON

ON

OFF

OFF

OFF

ON

OFF

OFF

ON

ON

ON

ON

ON

OFF

ON

ON

ON

ON

ON

ON

ON

OFF

OFF

OFF

ON

74LS47 譯碼器

第 3 章 組合邏輯 79

如果 N3 =1，則 U1的輸出無效，而 U2按 N2N1N0 譯碼，mi 為 N3N2N1N0 有效的對應最小項

Fmi i i = = 8～15

總的級聯(lián)譯碼器的輸出位邏輯表達式為

F EN m i i i =+ = 0～15

4．二進制譯碼器應用舉例

（1）用二進制譯碼器實現(xiàn)組合邏輯函數(shù)

n?2n 線譯碼器的輸出對應 n 變量函數(shù)的 2n 個最小項。任何組合邏輯函數(shù)總能表示為最小項之

和的標準形式。因此，輔以適當?shù)?SSI 門電路就可以實現(xiàn)任意的組合邏輯函數(shù)。

【例 3-15】用譯碼器實現(xiàn)函數(shù) 3 F m =∑ (1,4,6,7) 。

解：該函數(shù)為 3 個輸入變量，設為 x、y、z，因此可用 3-8 線譯碼器實現(xiàn)。

3

1467

1467

1467

F m (1,4,6,7)

mmmm

mmmm

mm mm

=

=+++

=+++

=???

∑

按上式得到的邏輯圖如圖 3-43 所示。要注意的是，輸入變量 z、y、x 必須按正確的順序連接

到譯碼器的輸入端 C、B、A。

圖 3-42 用兩片 74LS138 級聯(lián)設計 4-16 線譯碼器 圖 3-43 用 3-8 線譯碼器實現(xiàn)邏輯函數(shù)

【例 3-16】用譯碼器設計 1 位全加器。

解：根據(jù)例 3-5 的真值表可知

3

3

(1,2,4,7)

(3,5,6,7)

i

i

S m

C m

=

=

∑

∑

用一片 74LS138 的 3-8 線譯碼器和一片 74LS20 的雙與非門組成的 1 位全加器電路，如圖 3-44

所示。

從上例可以看出，譯碼器也可以實現(xiàn)多輸出函數(shù)。

74LS138

x

y

z

1

F

A

B

C

G1

G2B

G2A

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

&

+5V

R

N0

N1

N2

N3

EN

74LS138

G1

G2A

G2B

A

B

C

F0

F1

F 2

F3

F 4

F5

F6

F7

Y0

Y1

Y2

Y3

Y4

Y5

Y6

U1

74LS138

G1

G2A

G2B

A

B

C

F8

F10

F11

F12

F13

F14

F15

Y0

Y1

Y2

Y3

Y4

Y5

Y6

U2

F9

Y7

Y7

80 數(shù)字邏輯（第三版）

在邏輯函數(shù)的最小項表達式中，當最小項的數(shù)目小于或等于 4 時，采用譯碼器實現(xiàn)是很方便

的；當最小項數(shù)目大于 4 時，由于沒有輸入端數(shù)大于 4 的 SSI 與非門，因此需設計多輸入端的與

非門，這將增加輸出門的級數(shù)，采用譯碼器實現(xiàn)是不妥當?shù)?。因為隨著譯碼器的輸入變量的增加，

其最小項數(shù)以及輸出端數(shù)呈指數(shù)趨勢增加，且需要多個譯碼器級聯(lián)，這在速度和成本上均難以接

受。但這一設計思想可推廣到可編程邏輯器件（PLD）的應用中，這將在第 8 章討論。

圖 3-44 用 3-8 線譯碼器實現(xiàn)一位全加器邏輯圖

（2）將譯碼器作為數(shù)據(jù)分配器

在數(shù)據(jù)傳輸過程中，常常需要將一路數(shù)據(jù)分配到多個裝置中去，執(zhí)行這種功能的電路稱為數(shù)

據(jù)分配器。這種電路相當于一個單刀多擲開關，在任何時候只有一路數(shù)據(jù)輸出端和輸入端相連，

而連接到哪個輸出端，是在地址碼輸入的控制下選擇的。

圖 3-45（a）為四路數(shù)據(jù)分配器的等效說明電路，圖 3-45（b）是它的邏輯符號，圖 3-45（c）

是邏輯電路圖。圖中 D 為傳送數(shù)據(jù)輸入端，A1、A0 為地址碼輸入端，Y3、Y2、Y1、Y0為輸出的數(shù)

據(jù)通道。從圖 3-45（c）中很容易看出，當 A1A0= 00 時，數(shù)據(jù) D 從 Y0中通過，即 Y0 =D，其他輸

出皆為 0；當 A1A0= 01 時，數(shù)據(jù) D 從 Y1中通過，即 Y1 =D，其他輸出皆為 0，其余類推。這種分

配器稱為 1-4 多路分配器。

（a）等效說明電路 （b）邏輯符號 （c）邏輯電路圖

圖 3-45 1-4 多路分配器原理

輸入數(shù)據(jù) D 實際上僅為 0 或 1，輸出通路中僅有一路與 D 一致，其余通路上皆為 0。數(shù)據(jù)分

配器的一般表達式為

Yi = D

式中，i 為地址碼 An?1…A0 的十進制值。

74LS139 譯碼器中的 2-4 線譯碼器可作為 1-4 數(shù)據(jù)分配器。將使能端 G 作為數(shù)據(jù)輸入端，即

D 接至 G 端；數(shù)據(jù)輸入端 B、A 作為地址選擇 A1、A0，在從圖 3-38 的功能表上很容易得到 Yi = D，

如圖 3-46（a）所示。

同理，3-8 線譯碼器 74LS138 可作為 1-8 數(shù)據(jù)分配器。將 G2A （或 G2B ）作為數(shù)據(jù)輸入端，

Si

Ci

74LS138

Ci?1

Bi

Ai

1

G2A

G2B

G1

C

B

A

Y7

Y6

Y5

Y4

Y3

Y2

Y1

Y0

&

&

Y0

Y1 Y2

Y3

D

Y3 Y1 Y2 Y3

A1

A0 D

D

A1 A0

Y0 Y1 Y2 Y3

1

&

1

& & &

第 3 章 組合邏輯 81

G1、 G2B （或 G2A ）還是作為使能端，數(shù)據(jù)端 C、B、A 作為地址選擇 A2A1A0，則有 Yi = D，如

圖 3-46（b）所示。

（a）74LS139 （b）74LS138

圖 3-46 將譯碼器作為數(shù)據(jù)分配器

3-5-2 編碼器

編碼器按照被編碼信號的不同特點和要求，有各種不同的類型，最常見的有二-十進制編碼

器（又稱 BCD 碼編碼器）和優(yōu)先編碼器。編碼器的功能恰好與譯碼器相反，它是對輸入信號按一

定的規(guī)律進行編排，使每組輸出代碼具有一特定的含義。

二-十進制編碼器執(zhí)行的邏輯功能是將十進制的 0～9 這 10 個數(shù)字分別編成 4 位 BCD 碼。這

種編碼器由 10 個輸入端代表 10 個不同數(shù)字，4 個輸出端代表 BCD 碼。

優(yōu)先編碼器是數(shù)字系統(tǒng)中實現(xiàn)優(yōu)先權管理的一個重要邏輯部件。它與二-十進制編碼器的最

大區(qū)別是：二－十進制編碼器的輸入信號是互斥的，即任何時候只允許一個輸入端為有效信號（只

允許按下一個鍵）。而優(yōu)先編碼器的輸入不是互斥的，它允許多個輸入端同時為有效信號。優(yōu)先編

碼器的每個輸入具有不同的優(yōu)先級別，當多個輸入信號有效時，它能識別輸入信號的優(yōu)先級別，

并對其中優(yōu)先級別最高的一個進行編碼，產生相應的輸出代碼。

74LS147 是典型的 8421BCD 碼優(yōu)先編碼器，74LS148 是典型的 8-3 線優(yōu)先編碼器，應用十分

廣泛。

1．8-3 線優(yōu)先編碼器 74LS148

圖 3-47 給出了 74LS148 的邏輯圖、功能表、引腳圖和邏輯符號。74LS148 的輸入/輸出均為

低電平有效，其中 EI 為輸入使能端， EO 、 GS 為輸出使能信號， Ii （i = 0～7）為 8 個輸入信

號， Ai （i = 0～3）為 3 個輸出信號。當輸入 EI 有效且無一個 Ii 有效時，輸出 EO 才有效；當輸

入 EI 有效且至少有一個 Ii 有效時，輸出 GS 才有效。8 個輸入中優(yōu)先權不同，I0 最低，I7最高，3

個輸出表示的是優(yōu)先權高的有效輸入信號的編碼（反碼），即優(yōu)先編碼。

2．優(yōu)先編碼器應用舉例

在多微處理機系統(tǒng)中，需要對各處理機爭用總線作出仲裁。為了提高仲裁速度，通常采用并

行優(yōu)先權仲裁方式。如果對各處理機爭用總線的優(yōu)先權進行分配，則可用優(yōu)先編碼器及譯碼器構

成優(yōu)先權裁決。圖 3-48 是一個總線互聯(lián)結構的 8 個處理單元爭用總線的并行優(yōu)先權裁決邏輯示

意圖，當某處理單元 MPUi 發(fā)出總線請求 BRi 并收到總線優(yōu)先輸入 BPi ，則此處理機即可占用總

線；如果發(fā)出 BRi 而未收到有效的 BPi ，則此處理機不可能占用總線。

D

1/2 74LS139

B A

A1 A0

Y0

Y1

Y2

Y3

A2 A1 A0

CBA

1

D

G

G2A

G2B

G1

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

82 數(shù)字邏輯（第三版）

（a）邏輯圖

（b）功能表

圖 3-47 優(yōu)先編碼器 74LS148

輸入

EI

H

L

L

L

L

L

L

L

L

L

0 1 2 3 4 5 6 7

×

H

×

×

×

×

×

×

×

L

×

H

×

×

×

×

×

×

L

H

×

H

×

×

×

×

×

L

H

H

×

H

×

×

×

×

L

H

H

H

×

H

×

×

×

L

H

H

H

H

×

H

×

×

L

H

H

H

H

H

×

H

×

L

H

H

H

H

H

H

×

H

L

H

H

H

H

H

H

H

輸出

A2 A1 A0

H H H

H H H

L L L

L L H

L H L

L H H

H L L

H L H

H H L

H H H

GS EO

H H

H L

L H

L H

L H

L H

L H

L H

L H

L H

10 0

11 1

12 2

13 3

1 4

2 5

3 6

4

7

5 EI

15 EO

14 GS

9 A0

7

A1

6

A2

.1

.1

.1

.1

&

&

&

&

&

&

&

&

&

&

&

&

&

1

1 1

1

1 1

1 1

1 1

1

1

第 3 章 組合邏輯 83

（c）引腳圖 （d）邏輯符號

圖 3-47 優(yōu)先編碼器 74LS148（續(xù)）

圖 3-48 并行優(yōu)先權裁決電路

3-5-3 多路選擇器

多路選擇器又稱數(shù)據(jù)選擇器或多路開關，是一種多路輸入、單路輸出的組合邏輯電路，其邏

輯功能是從多路輸入中選中一路送至輸出端，選中的輸入端由選擇變量控制。通常，對于一個具

有 2n 路輸入和一路輸出的多路選擇器有 n 個選擇控制變量，控制變量的每種取值組合對應選中一

路輸入送至輸出。常見的 MSI 多路選擇器有 4 路選擇器、8 路選擇器和 16 路選擇器。

1．4 輸入 2 位多路選擇器 74LS153

74LS153 是一個 4 輸入 2 位多路選擇器，其邏輯圖、引腳圖、功能表和邏輯符號如圖 3-49 所

示。其中Gi 為使能端（低電平有效），B 和 A 為選擇控制端，從圖中可知，對于任意一位 Yi

（i =1,2），

當 BA=00 時，Yi=Ci0；當 BA=01 時，Yi=Ci1；當 BA=10 時，Yi=Ci2；當 BA=11 時，Yi=Ci3。即在 BA

的控制下，依次選中 Ci0～Ci3 端的信息送至輸出端 Yi。其表達式為

3

0123

0

i i i i i j ij

j

Y B AC BAC B AC BAC m C

=

=+++= ∑ （i =1,2）

式中，mj 為選擇變量 BA 組成的最小項；Cij 為輸入數(shù)據(jù)，取值等于 0 或 1。

2．8 輸入 1 位多路選擇器 74LS151

圖 3-50 為 8 選 1 數(shù)據(jù)選擇器 74LS151 的邏輯圖、引腳圖、功能表和邏輯符號。如圖 3-50 所

示，該邏輯電路是與或非結構，每個與門都由選通（使能）信號 S 和數(shù)據(jù)選擇信號 A、B、C 控制。

由圖 3-50 可知，當 S =0 時，兩個互反輸出 Y 和 W 的表達式為

7

0

i i

i

Y mD

=

= ∑ 7

0

i i

i

W mD Y

=

= ∑ =

VCC Eo GS 3 2 1 0 A0

16 15 14 13 12 11 10 9

Eo GS 3 2 1 0

4

5 6 7 EI A2 A1

1 2 3 4 5 6 7 8

EI A2 A1 GND

AD

74LS148

EI

I0

I1

I2

I3

I4

I5

I6

I7

A2

A1

A0

GS

EO

BUS

MPU7

MPU6

MPU0

BP7

BP6

0

BR6

BP0

BR0

…

…

74LS148 74LS138

EI

I7

I6

I5

I4

I3

I2

I1

I0

1

…

G2A

G2B

A

B

C

A2

A1

A0

GS

EO

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

G1 BR7

84 數(shù)字邏輯（第三版）

式中，mi 為選擇變量 CBA 組成的最小項，Di 為輸入數(shù)據(jù)，取值等于 0 或 1。類似地，可以寫出

2n 路選擇器的輸出表達式

2 1

0

n

i i

i

Y mD

?

=

= ∑ 。

（a）邏輯圖

（b）功能表

（c）引腳圖 （d）邏輯符號

圖 3-49 多路選擇器 74LS153

選擇進入 數(shù)據(jù)輸入 使能 輸出

B A

× ×

L L

L L

L H

L H

H L

H L

H H

H H

× × × ×

L × × ×

H × × ×

× L × ×

× H × ×

× × L ×

× × H ×

× × × L

× × × H

C0 C1 C2 C3 G Y

H

L

L

L

L

L

L

L

L

L

L

H

L

H

L

H

L

H

數(shù)據(jù) 1

選擇

數(shù)據(jù) 2

1

6

5

4

3

2

14

10

11

12

13

15

G2

C23

C22

C21

C20

A

B

C13

C12

C11

C10

G1

&

&

&

&

.1

.1

&

&

&

&

1

Y2

Y1

1

VCC

數(shù)據(jù)輸入

輸出

選擇

2G

2C3 2C2 2C1 2D0 2Y

B B A A

G2

使能 A

C23 C22 C21 C20 Y2

16 15 14 13 12 11 10 9

1 2 3 4 5 6 7 8

GND

輸出

數(shù)據(jù)輸入

使能 選擇

G1 B C13 C12 C11 G10 Y1

1C3 1C2 1C1 1C0 1Y

1G B A B A

1

1

74LS153

A

B

C10

C11

C12

C13

C20

C21

C22

C23

Y1

Y2

G1

G2

1

1

第 3 章 組合邏輯 85

（a）邏輯圖

（b）功能表 （c）引腳圖 （d）邏輯符號

圖 3-50 8 選 1 數(shù)據(jù)選擇器 74LS151

3．多路選擇器應用舉例

（1）作為邏輯函數(shù)產生器

【例 3-17】試用 74LS151 8 選 1 數(shù)據(jù)選擇器產生邏輯函數(shù) F ABC ABC AB =++ 。

解：根據(jù)多路選擇器輸出表達式

2 1

0

n

i i

i

Y mD

?

=

= ∑ 的特點，可采用兩種不同規(guī)模的 MUX 實現(xiàn)給定

邏輯函數(shù)。

方法一：采用 8 路數(shù)據(jù)選擇器 74LS151。

把邏輯函數(shù) F =++ ABC ABC AB 變換成最小項表達式

數(shù)據(jù)

輸入

數(shù)據(jù)選擇

（二進制）

=1 7

4

3

2

1

15

14

13

12

11

10

9 C

B

A

D7

D6

D5

D4

D3

D2

D1

D0

G

&

&

&

&

&

&

&

&

5

6

Y

W

輸入 輸出

選擇

C B A Y W

H

L

L

L

L

L

L

L

L

L

D0

D1

D2

D3

D4

D5

D6

D7

H

D0

D1

D2

D3

D4

D5

D6

D7

G

74LS151

G

A

B

C

D0

D1

D2

D3

D4

D5

D6

D7

Y

W

D4 D5 D6 D7 A B

S

D3 C

D2 D1 D0 Y W

1 2 3 4 5 6 7 8

16 15 14 13 12 11 10 9

VCC 4 5 6 7 AB C

數(shù)據(jù)輸入 數(shù)據(jù)選擇

3 2 1 0 Y

數(shù)據(jù)輸入 輸出

W 輸出 使能

×

L

H

L

H

L

H

L

H

×

L

L

H

H

L

L

H

H

×

L

L

L

L

H

H

H

H

86 數(shù)字邏輯（第三版）

F ABC ABC ABC ABC m m m m = + + + =+++ 3567

則取數(shù)據(jù)輸入端 D3 =1、D5 =1、D6 =1、D7 =1（接 VCC），其余數(shù)據(jù)輸入端取 0（接地），使能端 G 接

地，函數(shù)的輸入變量 A、B 和 C 分別接 74LS151 的數(shù)據(jù)選擇端 C、B 和 A，則在 74LS151 的正相

輸出端 Y 產生了所需函數(shù)。邏輯圖如圖 3-51（a）所示。

顯然這種 n 變量函數(shù)用 2n 路數(shù)據(jù)選擇器（n 個選擇輸入端）來實現(xiàn)比較簡單，不需要其他的

輔助器件，但是不能充分利用數(shù)據(jù)輸入端，因而并不經濟。

方法二：采用 4 路數(shù)據(jù)選擇器 74LS153。

把邏輯函數(shù) F = ABC + ABC + AB變換成最小項表達式

01 2 3

0 ()

0 1

F AB C AB C AB C AB C

AB AB C AB C AB C C

m mC m C m

= ?+ ?+ ?+ ?

= ?+ ? + ? + ? +

= ?+ ? + ? + ?

式中，mi 為變量 A 和 B 的最小項。依次取 C10 =0、C11 =C、C12 =C、C13 =1，使能端 G1接地，函數(shù)

的輸入變量 A 和 B 分別接 74LS153 的數(shù)據(jù)選擇端 B 和 A，則在 74LS153 的輸出端 Y1 產生了所需函

數(shù)。邏輯圖如圖 3-51（b）所示。

（a）方法一圖 （b）方法二圖

圖 3-51 例 3-17 的邏輯圖

該方法還可以采用真值表和卡諾圖的方法求解。分別如表 3-16 和圖 3-52 所示。在表 3-16

中比較 F(Y1)和 C 的取值即可求得 C1i。同樣在卡諾圖中比較 F(Y1)和 C 的取值也可求得 C1i。

顯然這種 n 變量函數(shù)用 2n?1

路數(shù)據(jù)選擇器（n?1 個選擇輸入端）來實現(xiàn)要相對復雜一些，可

能需要其他的輔助器件（集成反相器），但是可以比較充分地利用數(shù)據(jù)輸入端。

表 3-16 用真值表求解例 3-17

mi A B C F(Y1) C1i

0 0 0 0 m0

0 0 1 0

C10=0

0 1 0 0 m1

0 1 1 1

C11=C

1 0 0 0 m2

1 0 1 1

C12=C

1 1 0 1 m3

1 1 1 1

C13=1

1Y F

1/2 74LS153

A

B

1C0

1C1

1C2

1C3 1

C

0

0

A

B

Y Y

W

D7

D6

D5

D4

D3

D2

D1

D0

C

B

A

74LS151

0

C

B

A

0

1

G

1G

【例 3-17】例題

第 3 章 組合邏輯 87

【例 3-18】用 8 路數(shù)據(jù)選擇器實現(xiàn)四變量函數(shù) F m = ∑ (1,2,4,5,10,11,14,15) 。

解：設函數(shù)的變量為 ABCD，用卡諾圖法求解，如圖 3-53（a）所示，在圖中比較 F(Y)和 D

的取值可求得 Di。邏輯圖如圖 3-53（b）所示。

AB

CD 00 01 11 10

0 0 0 1 0 0

0 1 1 1 0 0

1 1 0 0 1 1

1 0 1 0 1 1

↓ ↓ ↓ ↓

D0=D

D1= D

D2=1

D3=0

D3=0

D7=1

D4=0

D5=1

（a）卡諾圖 （b）邏輯圖

圖 3-53 例 3-18 的卡諾圖法求解及邏輯圖

其他方法請讀者自己嘗試。此例中的函數(shù)還可以用 4 路數(shù)據(jù)選擇器來實現(xiàn)，雖然能更充分地

利用數(shù)據(jù)選擇器的輸入端，但此時除了反相器外，還需要更多的輔助器件（如異或門、或門等），

這樣做就不經濟了。

（2）用譯碼器和多路選擇器設計比較器

【例 3-19】用 3-8 線譯碼器和 8 路數(shù)據(jù)選

擇器構造一個 3 位二進制等值比較器。

解：設比較器的兩個 3 位二進制數(shù)分別為

A2A1A0 和 B2B1B0，將譯碼器和多路選擇器按

圖 3-54 所示進行連接，即可實現(xiàn) A2A1A0和 B2B1B0

的等值比較。

由圖 3-54 可知，當譯碼器的使能端 G2A 、

G2B 接地，G1 接 VCC，電路處于工作狀態(tài)。若

AB

C 00 01 11 10

0 0 0 1 0

1 0 1 1 1

↓ ↓ ↓ ↓

C10=0 C11=C C13=1 C12=C

圖 3-52 用卡諾圖法求解例 3-17

74LS151

0

C

B

A

D

1

0

Y F

W

A

B

C

D0

D1

D3

D4

D5

D6

D7

G

D

Y F

W

D7

D6

D5

D4

D3

D2

D1

D0

C

B

A

G

74LS151

0

B0

B1

B2

1

0

0

74LS138

A0

A1

A2

A

B

C

G1

G2A

G2B

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

D2

圖 3-54 例 3-19 的比較器邏輯圖

88 數(shù)字邏輯（第三版）

A2A1A0 = B2B1B0，則多路選擇器的輸出 Y=0，否則 Y=1。例如，當 A2A1A0=010 時，譯碼器 Y 2 =0，

其余均為 1。若多路選擇器選擇控制變量 B2B1B0= A2A1A0=010，則選通 D2 送至輸出端 Y，由于

D2= Y 2 =0，故 Y=0；若 B2B1B0≠010，則多路選擇器會選擇 D2 之外的其他數(shù)據(jù)送至輸出端 Y，由于

與其余數(shù)據(jù)輸入端相連的譯碼器輸出均為 1，故 Y=1。

用類似的方法，采用合適的譯碼器和多路選擇器可構成多位二進制等值比較器。

（3）用多路選擇器和多路分配器設計數(shù)據(jù)分時傳送系統(tǒng)

多路選擇器可以從幾個數(shù)據(jù)源中選擇一個傳送到總線，多路分配器接收從總線傳來的數(shù)據(jù)并

分配給多個目標設備中的任意一個。因此，通過一條總線就可以把 n 個源數(shù)據(jù)及 m 個目標設備連

接起來。在源地址選擇信號 SELi 和目標地址選擇信號 SELj 的控制下，分時使用總線。圖 3-55 所

示是用 74LS151 和 74LS138 構成的 8 路數(shù)據(jù)通過一條總線分時傳送的原理示意圖。

圖 3-55 MUX/DMUX 分時傳送-接收原理示意圖

3-5-4 比較器

比較器是對兩個位數(shù)相同的二進制整數(shù)進行比較并判斷其大小關系的邏輯器件。兩個 n 位二

進制數(shù) A 和 B 比較的結果，有 3 種情況：A>B、A<B 和 A=B。兩數(shù)相比，高位的比較結果起著決

定性作用，即高位不等便可確定兩數(shù)大小，高位相等再進行低一位的比較，所有位均相等才表示

兩數(shù)相等。所以，n 位二進制數(shù)的比較過程是從高位到低位逐位進行的，也就是說，n 位二進制

數(shù)比較器可由 n 個 1 位二進制數(shù)比較器組成。

1．1 位二進制數(shù)比較器原理

表 3-17 列出了 1 位二進制數(shù)比較器的真值表。從真值表中可以看出，該比較器有兩個 1 位

輸入 A、B，以及三個比較結果輸出 F1、F2、F3。當 A>B 時，F(xiàn)1=1；當 A<B 時，F(xiàn)2=1；當 A=B 時，

F3=1。由真值表可列出比較器的邏輯表達式并轉換成如下形式：

F1 = AB ， F2 = AB

F3 12 = + = + =+ AB AB AB AB F F

根據(jù)邏輯表達式畫出 1 位二進制數(shù)比較器的邏輯電路如圖 3-56 所示。

2．4 位二進制數(shù)比較器 74LS85

4 位二進制數(shù)比較器由 4 個 1 位二進制數(shù)比較器組成，用于對兩個 4 位二進制數(shù) A 和 B 的各

74LS138

DstDj

（目標數(shù)據(jù)）

1

C B A

SELi SELj

74LS151

D0

D1

D2

D3

D4

D5

D6

D7

C B A

Y

W SrcDi

（源數(shù)據(jù)）

G

G2A

G1

G2B

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

第 3 章 組合邏輯 89

位兩兩進行比較。74LS85 是 MSI 4 位二進制數(shù)比較器，該芯片的邏輯圖、功能表和引腳圖如圖 3-57

所示。

表 3-17 1 位二進制數(shù)比較器真值表

B A F1 F2 F3

0 0 0 0 1

1 0 0 1 0

0 1 1 0 0

1 1 0 0 1

圖 3-56 1 位二進制數(shù)比較器的邏輯電路

在 74LS85 的電路圖中，除了兩個 4 位二進制數(shù)輸入端外，還有 3 個用于擴展的級聯(lián)輸入端

“A>B”、“A<B”和“A=B”，其邏輯功能相當于在 4 位二進制數(shù)比較器的最低位 A、B 后增添了一

位更低的比較數(shù)位。利用級聯(lián)輸入端，可實現(xiàn)比較器的串聯(lián)擴展和并聯(lián)擴展。

（a）邏輯圖

圖 3-57 4 位二進制數(shù)比較器 74LS85

B

A

F1

F3

F2

1

1

&

&

.1

（15）

（1）

A3

B3

A2 （13）

B2

（14）

A<B

A=B

A>B （4）

（3）

（2）

（12）

（11）

A1

B1

A0 （10）

B0

（9）

&

&

&

&

&

&

&

&

&

&

&

&

.1

.1

.1

.1

&

&

&

&

&

&

&

&

&

&

&

&

&

&

（5） A>B

（6） A=B

（7） A<B

&