90 數(shù)字邏輯（第三版）

（b）功能表 （c）引腳圖

圖 3-57 4 位二進(jìn)制數(shù)比較器 74LS85（續(xù)）

3-5-5 加法器

加法器是按二進(jìn)制加法運(yùn)算規(guī)則，對(duì)兩個(gè)二進(jìn)制操作數(shù)進(jìn)行處理的器件，

它是計(jì)算機(jī)算術(shù)邏輯部件中的基本組成部分。此外，它還可以用于數(shù)字系統(tǒng)中

的算術(shù)邏輯電路。

兩個(gè) 1 位二進(jìn)制數(shù)的加法運(yùn)算可分兩種：一種只考慮兩個(gè)加數(shù)本身相加，而不考慮由低位來

的進(jìn)位的加法運(yùn)算，稱為半加運(yùn)算；另一種考慮兩個(gè)加數(shù)本身及低位來的進(jìn)位信號(hào)的加法運(yùn)算，

稱為全加運(yùn)算。實(shí)現(xiàn)半加運(yùn)算并給出進(jìn)位的電路稱為半加器，1 位半加器的邏輯符號(hào)如圖 3-24（b）

所示。實(shí)現(xiàn)全加運(yùn)算并給出進(jìn)位的電路稱為全加器，1 位全加器的邏輯符號(hào)如圖 3-25 所示。

1．行波進(jìn)位加法器

用 n 個(gè)全加器通過進(jìn)位的串聯(lián)，可以實(shí)現(xiàn) n 位二進(jìn)制數(shù)的加法運(yùn)算。在相加的過程中，低位產(chǎn)生

的進(jìn)位逐位傳送到高位，這種進(jìn)位方式也稱為行波進(jìn)位。由于高位相加必須在低位相加完成，并形成

進(jìn)位后才能進(jìn)行，所以 n 位行波進(jìn)位加法器速度較慢。圖 3-58 所示為 4 位行波進(jìn)位加法器原理圖。

圖 3-58 4 位行波進(jìn)位加法器原理圖

2．先行進(jìn)位加法器

為了提高 n 位加法器的運(yùn)算速度，可以采用一種稱為先行進(jìn)位（又稱超前進(jìn)位）的技術(shù)。下

面簡(jiǎn)單介紹一下先行進(jìn)位的實(shí)現(xiàn)原理。

一個(gè) n 位加法器，其中任何一位全加器產(chǎn)生進(jìn)位的條件是：或者 Ai、Bi 均為 1；或者 Ai、Bi

中有一個(gè)為 1，且低位有進(jìn)位產(chǎn)生。該條件可用邏輯表達(dá)式描述為

C A B C A B PC G i i i i ii ii i =⊕ + = + ( ) ? ? 1 1

式中，Ai⊕Bi 稱為進(jìn)位傳遞輸出（記作 Pi），AiBi 稱為進(jìn)位發(fā)生輸出（記作 Gi）。對(duì)于一個(gè) 4 位（n

= 4）加法器來說，各位進(jìn)位產(chǎn)生的條件可表示為

C PC G 1 10 1 = + C PC G P PC PG G 2 2 1 2 21 0 2 1 2 = += + +

C PC G P P PC P PG PG G 3 3 2 3 321 0 32 1 3 2 3 = += + + +

C3 S3 C2 S2 C1 S1 C0 S0

Ci Si

Σ

Ai Bi Ci?1

A3 B3

Ci Si

Σ

Ai Bi

A2 B2

Ci Si

Σ

Ai Bi

A1 B1

Ci?1 Ci?1

Ci Si

Σ

Ai Bi

A0 B0

Ci?1

C?1

74LS85

比較輸入 級(jí)聯(lián)輸入 輸出

A3，B3

×

A3>B3

A3<B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A2，B2

×

×

×

A2>B2

A2<B2

A2=B2

A2=B2

A2=B2

A2=B2

A2=B2

A2=B2

A2=B2

A2=B2

A1，B1

×

×

×

×

×

A1>B1

A1<B1

A1=B1

A1=B1

A1=B1

A1=B1

A1=B1

A1=B1

A0，B0

×

×

×

×

×

×

A0>B0

A0<B0

A0=B0

A0=B0

A0=B0

A0=B0

A0=B0

A>B A<B A=B

×

×

×

×

×

×

×

×

H

L

H

L

×

A>B A<B A=B

×

H

L

H

L

H

L

L

H

L

L

H

L

數(shù)據(jù)輸入

VCC A3 B2 A2 A1 B1 A0 B0

16 15 14 13 12 11 10 9

1 2 3 4 5 6 7 8

A3 B2 A2 A1 B1 A0

B3

A<B

IN IN IN OUT OUT OUT

A=B

A>B

A>B A=B

A<B

B0

B3 A<B A=B A>B A>B A=B A<B GND

級(jí)聯(lián)輸入 輸出

×

L

H

L

H

L

H

H

L

H

L

H

L

×

L

L

L

L

L

L

L

L

L

L

L

H

×

×

×

×

×

×

×

×

L

H

H

L

×

×

×

×

×

×

×

×

×

L

L

L

L

H

第 3 章 組合邏輯 91

C P C G P P P PC P P P G P PG P G G 4 4 3 4 4321 0 432 1 43 2 4 3 4 = += + + + +

由以上分析可見，C1～C4 的產(chǎn)生僅依賴于 P1～P4、G1～G4 及 C0（一般情況下 C0 = 0），而 P1～

P4、G1～G4 又可以直接由 A1～A4、B1～B4 計(jì)算得到。所以，一旦參加運(yùn)算的加數(shù)確定了，便可同

時(shí)產(chǎn)生各位進(jìn)位，實(shí)現(xiàn)多位二進(jìn)制數(shù)的并行相加。

芯片型號(hào)為 74LS283（或 74LS83）的中規(guī)模集成電路，是一片內(nèi)部具有先行進(jìn)位的 4 位二進(jìn)

制并行加法器，其邏輯圖、功能表、引腳圖和邏輯符號(hào)如圖 3-59 所示。在 A1～A4、B1～B4 上輸入

二進(jìn)制加數(shù)，C0 接地，便可在∑1～∑4上得到 4 位二進(jìn)制數(shù)的和，并在 C4 上得到相加后總的進(jìn)位。

C1～C3 由芯片內(nèi)部自動(dòng)處理，芯片外不必有引腳引出。

圖 3-59 4 位先行進(jìn)位加法器 74LS283

11

12

15

14

2

3

6

5

7 C0

A1

B1

A2

B2

A3

B3

A4

B4 &

.1

&

.1

&

.1

&

.1

1

=1

.1

=1

=1

.1

1

&

&

&

&

&

1

&

&

&

&

1

&

&

1

4 ∑1

1 ∑2

13 ∑3

10 ∑4

9 C4

=1

.1

（a）邏輯圖

&

&

&

1

.1